Tengo un trozo de memoria que necesito para acceder celular por celda:
parameter RAM_LENGTH = 1024;
reg [7:0] mem [RAM_LENGTH - 1:0];
Necesito iterar las células secuencialmente. Parece que hay al menos dos formas de hacer esto. El primer e...
He creado un circuito de registro de desplazamiento y el banco de pruebas correspondiente usando verilog. He ejecutado esto a través de ModelSim y obtuve las salidas de onda deseadas, así que creo que mi diseño es correcto. Sin embargo, cuando t...
Estoy describiendo un modelo de comportamiento de un sumador y restador con este simple código:
module TOP(
input SEL,
input A,
input B,
output O
);
always @(SEL)
case(SEL)
0: O = A + B;
1: O = A - B;
endca...
Soy nuevo en verilog. Estoy usando esta versión 1: 4 como se describe en esta página web (código suministrado).
1: 4 Demux verilog code
Mi pregunta es en relación con la línea de selección. Tengo un procesador de software NIOS II en el f...
El libro de texto que estoy leyendo implementa sumadores de 1 bit utilizando módulos primitivos integrados:
module yAdder1(z, cout, a, b, cin);
output[0:0] z, cout;
input[0:0] a, b, cin;
wire[0:0] tmp, outL, outR;
xor left...
Estoy diseñando un circuito en el que debo conectar 32 salidas de 1 bit de 32 compuertas NAND a la entrada de 2 compuertas OR de 16 entradas. Estoy escribiendo Verilog para esto pero no puedo averiguar cómo conectar los 16 bits iniciales ([15: 0...
Estoy escribiendo un código y tengo 2 preguntas tontas:
1- ¿Es una mala práctica usar "inicial" en la descripción del módulo?
Lo pregunto porque tengo un divisor de frecuencia con 2 señales (clk_in y clk_out). Si quiero ver el comportamien...
Tengo un transceptor RS485 (manual de referencia aquí ) adjunto a un FPGA que necesito programar en verilog. Me pregunto cuál es la lógica, por ejemplo, para enviar bytes. Mirando el manual de referencia (página 8), entiendo que podría ser:...
¿El tipo de datos Verilog real se puede sintetizar para un FPGA Xilinx genérico? Si no, ¿qué alternativas tengo para la manipulación de números reales en Verilog sintetizable?
He estado tratando de averiguar por qué mi programa verilog no funciona durante horas. Para probarlo, simplemente agregué algunas constantes como entradas a mi módulo y estoy usando el analizador lógico integrado para verificar las salidas. Por...