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Me asignaron una tarea en la que tengo que conectar un ADC (convertidor analógico a digital) LTC2323-12 a un FPGA.
Al parecer, la hoja de datos de LTC2323-12 parece que tiene dos formas de ser controlada. Una forma es a través de...
Tengo un ADC (TLC2323-12) que (según tengo entendido en la hoja de datos) tiene dos modos de controlar la salida de la señal convertida. Uno de los métodos es con la señal de entrada SCK que se puede controlar desde el FPGA siempre que quiera ca...
Hay tantos recursos en línea que hablan sobre cómo representar y extender los números firmados en Verilog, pero todavía no puedo obtenerlos. Digamos que tengo un número 244, que es 'b1111_0100, o' hF4. Si quiero representar este número en decima...
¿Puedo "romper" un siempre bloques en Verilog? Me gustaría reescribir
always @(posedge clk_i or posedge rst_i) begin
if(rst_i) begin
// Do stuff
end else begin
// Do stuff
end
end
como sigue (que encuentro más li...
Tengo un registro de alrededor de 120 bits, donde los datos se cambian primero en lsb, en algún momento quiero asignarlos a registros más pequeños, pero en lugar de truncar los bits más significativos, me gustaría truncar los bits menos signific...
La pregunta necesita una explicación:
Supongamos que tengo un valor de 8 bits, digamos 8'b00000001 (1)
Supongamos que tengo el módulo de la siguiente manera:
module hex_decoder(hex_digit, segments);
input [3:0] hex_digit;
outpu...
¿Existe una forma más eficiente de registrar un valor inicial para una variable que
reg [3:0] COUNT = 4'b0000;
donde, en este caso, si tuviera que definir, por ejemplo, un recuento de 32 bits, tendría que escribir 32'b (32 ceros aquí)?
...
Estoy escribiendo un controlador para un módulo DDR de baja potencia / móvil en mi FPGA. Para permitir la depuración, uso un modelo funcional escrito en Verilog. En él, el tiempo de configuración y retención de alguna señal se establece en 1.5 n...
Estoy tratando de crear un programa que toque un valor de un FPGA a un arduino. En el módulo que creé, cada dos ciclos de reloj, la salida de FPGAdata debería establecerse en el siguiente bit de t. El problema es que FPGAdata es igual a 1 todo e...