Esta podría ser una pregunta difícil de entender. Estoy tratando de entender un netlist de verilog para un sumador de 1 bit y hacer un esquema de él. Pero como soy muy nuevo en Verilog, puedo entender algunos comandos básicos. Preferí leyendo e...
Soy un principiante en diseño digital y estoy aprendiendo cosas usando "Advanced Digital Design with the Verilog HDL" junto con una placa Spartan-6 LX9 de Xilinx. Hasta ahora he logrado parpadear algunos leds en el tablero comenzando con un ejem...
Soy un principiante en la programación de FPGA. Acabo de comenzar a programar una placa Atlys Spartan 6 y hasta ahora he escrito un programa para parpadear los LED en un patrón de contador.
Ahora estoy tratando de enviar la señal de reloj a l...
He creado un generador de ram de bloque (ROM de un solo puerto) en vivado usando un archivo coe en verilog. Soy capaz de leer los valores uno por vez utilizando una instrucción continua (capaz de crear una instancia del bloque ROM una vez por pu...
para mi próximo proyecto necesito implementar un núcleo CRC IP en Verilog HDL. Debe utilizar un registro de resultados polinomial de 16 bits y de 16 bits CRC. Los datos se están introduciendo en él en 8bit chuncks / bytes. Ya he implementado la...
¿Cómo abro una imagen de mapa de bits, leo los datos de píxeles (24 bits) y los guardo en una memoria que creé en un módulo Verilog en ModelSim?
¿Cómo abro la imagen de abajo en Modelsim? ¿Es posible en primer lugar?
En caso afirmativo, ¿c...
Tengo un módulo ALU con un conjunto de parámetros utilizados como códigos de operación.
parameter ADD=0,
SUB = 1,
MUL = 2,
DIV = 3;
Actualmente estoy construyendo un banco de pruebas para ese módulo, solo...
Tengo un código que no entiendo:
always_ff @(posedge CLK)
state <= RST || ~A[0]===1'bx || ~A[1]===1'bx ? 0 : nextstate;
A es la entrada. ¿Qué está haciendo exactamente esta pieza de código? ¿Qué es ~A[0]===1'bx o ~A[1]==...
Me gustaría hacer tres preguntas sobre el bloqueo & asignación no bloqueante.
La primera pregunta es que cómo funcionan las instrucciones de bloqueo y no bloqueo cuando se combinan .
siguiendo el libro "FPGA_Prototyping_By_Verilog_Exa...