Preguntas con etiqueta 'verilog'

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El objetivo tr26 de la asignación concurrente o la conexión del puerto de salida debe ser un tipo de red

Estoy tratando de implementar Fast Fourier Transform en Verilog para una muestra de 32 puntos y he escrito el siguiente módulo de mariposa: module bffly( input wire signed [15:0] xa_r, input wire signed [15:0] xa_i, input wire signed [15:0] xb...
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Usando un Mux para cambiar entre leer y conducir un cable

He estado haciendo un poco de google y parece que no puedo encontrar una respuesta para esto. La forma en que entiendo un mux es que es básicamente un interruptor de 2 vías. Entiendo que se usa principalmente para seleccionar entradas para una s...
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Lectura y escritura de valores en matrices multidimensionales en verilog

¿Cómo podemos leer y escribir valores en una matriz multidimensional en verilog? He leído en este enlace sobre diferentes operaciones Eso se puede hacer en matriz multidimensional. como si hay una parte de código como esta input [15:0] me;...
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Pantalla virtual para el desarrollo de GPU simple

   Relacionado: ¿Dónde comenzar cuando se considera hacer una GPU? Soy un programador bastante fuerte, pero soy muy nuevo en el diseño de hardware, así que pido disculpas si utilizo una terminología extraña. Mi objetivo a largo plazo es...
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Pregunta sobre cómo forzar las señales verilog netlist en la simulación

Estoy usando ModelSim para simular un diseño con verilog netlist y verilog RTL. Mi jerarquía de diseño de verilog es así: tb crea una instancia de inv_dual_tb ; inv_dual_tb crea una instancia de GF_INV_8_tb ; Ha...
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Verilog - número variable de entradas / salidas

¿Hay alguna manera en verilog para hacer lo siguiente? Tengo un número variable de FIFO (1 a 4) creados con una declaración de generación dentro de un módulo pseudocódigo: module() generate( for i to NUM_FIFOS ) FIFO fifoI( args...
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Paralelo a menos paralelo sin limitación

Estoy modelando una interfaz serie-cámara en Verilog. Mi diseño incorpora fotogramas de video, los empaqueta en un formato determinado y luego los distribuye entre 1 a 4 carriles paralelos. Cada carril tiene 8 bits de ancho. Es configurable la c...
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Tomando salida de FIFO implementado en verilog

Tengo un gran diseño implementado en Verilog. El diseño tiene FIFO como se muestra en la imagen de abajo. Debido a alguna razón, tengo que agregar un nuevo bloque "Consumidor" que se muestra. El problema es que este bloque necesita todas las...
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Enviando datos a CPLD

Tengo una pequeña placa que diseñé y que contiene un cpld XC2C64A que tiene 8 LEDS conectados a la salida y 2 entradas. No es lo que habría diseñado para este proyecto, pero es lo que ya tengo, ya que lo hice para otro proyecto de aprendizaje pa...
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Automatización del vector de prueba en Verilog HDL

Este es mi primer intento de aprender Verilog HDL testbench para una puerta AND: ' ' initial begin //case 0 A_t <= 0; B_t <= 0; #1 $display("F_t = %b", F_t); //case 1 A_t <= 0; B_t <= 1; #1 $display("F_t = %b...