Escribí un código que usa RAM (creado por el generador de bloques Xilinx). Su tamaño es de 10X10 (100 datos en total).
Usé INSTANTIATION como abajo:
RAM1 RAM_NAME (
.clka(clka), // input clka
.wea(wea), //...
He decidido implementar un búfer FIFO en verilog (por diversión). Aquí está mi prototipo principal que puedes decir:
Consistirá en un banco o memoria de registro.
Cada registro será de tamaño N y habrá M registros tales / registros de desp...
He ejecutado una simulación de un banco de pruebas de código Verilog. Lo ejecuté en ModelSim, pero ¿por qué la lectura que obtuve con solo usar el cursor en la forma de onda es diferente a la de la ventana de transcripción?
Mientras está en e...
En mi experiencia, manejar una red desde dos procesos separados (o siempre bloques) es una mala idea y dará como resultado un error de varios controladores en las herramientas.
Sin embargo, uno de mis conocidos afirma que si las asignaciones...
Tengo una imagen .mif que quiero cifrar en Verilog. Para hacerlo, necesito leer la imagen en el programa y almacenarla en una matriz.
La imagen sería de 160 por 120 y me gustaría almacenarla en un tamaño de 160 * 120 * 3 (se multiplica por 3...
Siempre me he preguntado, ¿cuál es la solución correcta para el flip flop D cuando la entrada cambia justo en el borde ascendente del reloj? He encontrado dos soluciones de estos en línea, pero no tengo ni idea de cuál es la correcta.
o
Cr...
En mi proyecto FPGA utilizo la megafunción PCIe de Quartus II. La cantidad de mensajes de advertencia que este módulo de la biblioteca de Altera me confunde.
¿Hay alguna forma de que Quartus II suprima todos los mensajes de advertencia genera...
Estoy intentando capturar la ejecución de la adición de dos números de N bits con una transferencia. Mi código es:
module alu(a, b, f, cOut, z);
parameter size = 8; // how many bits is each input
parameter n =...
Encontré esta descripción en un libro para un comparador de magnitud, y no entiendo la explicación o por qué funciona. He comentado todo lo que entendí, pero esa única línea me mata:
//Behavioral Magnitude Comparator
module MagComp(a,b,gt);...
Aquí adjunté las redes enrutadas para este programa HDL de verilog a continuación con el módulo de instancia DCM. mientras estoy implementando en la placa FPGA XC3S50AN usando el paquete de diseño ISE12.3 clk2x & las salidas bloqueadas no pr...