Se necesita ayuda con el duplicador de frecuencia SPARTAN-3AN FPGA

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Se necesita ayuda con el duplicador de frecuencia SPARTAN-3AN FPGA

#1 de hm2014 (2 votos)
#2 de FarhadA (0 votos)

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Aquí adjunté las redes enrutadas para este programa HDL de verilog a continuación con el módulo de instancia DCM. mientras estoy implementando en la placa FPGA XC3S50AN usando el paquete de diseño ISE12.3 clk2x & las salidas bloqueadas no proporcionan ninguna salida en la placa de desarrollo SPARTAN FPGA ( enlace ) allí es un LED de salida asignado para clk0, se bloquean, clk2x pines (p7, p8, p10 en la hoja de datos) se emiten, pines y (p57 (clk), p18 (rst)) son pines de entrada. Pero tengo una salida solo en el clk0 (p7) que es 2.5 Mhz igual que clk50 (reloj generado internamente a partir de 50Mhz del reloj de entrada)

moduledcm_pllverilog(clk,rst,clk0,clk2x,locked);inputclk;inputrst;outputclk0;outputclk2x;outputlocked;regclk50=0;wireclk0;wireclk2x;wirelocked;reg[7:0]count=0;clkdcm_testinstance_name(.CLKIN_IN(clk50),.RST_IN(rst),.CLK0_OUT(clk0),.CLK2X_OUT(clk2x),.LOCKED_OUT(locked));always@(posedgeclk)//---2.5Mhzsignalfrom50MHZcrystaloscillatorbegincount<=count+1;if(count<=9)clk50<=1;if(count>=10)clk50<=0;if(count>=19)count<=0;endendmodule//----------#PlanAheadGeneratedphysicalconstraintsNET"clk" LOC = P57;
NET "clk0" LOC = P7;
TIMESPEC"Ts_clk" = PERIOD "clk" 20ns high 50%;
NET "clk2x" LOC = P8;
NET "locked" LOC = P10;
NET "rst" LOC = P18;

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fpga verilog xilinx spartan

pregunta user39051

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Básicamente, lo que está diciendo es que hay una ruta rápida (una conexión directa) desde ciertos pines al DCM, pero por alguna razón no se puede usar esta ruta rápida. Esto podría ser por una serie de razones. Si estoy leyendo la hoja de datos correctamente, P53 no es un pin capaz de reloj, por lo que no habrá una ruta rápida. También puede obtener problemas si ha colocado el DCM en el sitio incorrecto en la UCF o si está utilizando muchos DCM, por lo que el sitio ideal no está disponible. Sin embargo, si miras tu proyecto, parece que esto es lo único en el diseño.

¿Dónde obtuviste la restricción PAD53 para el reloj de entrada?

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Si observa su diseño enrutado, verá que los DCM dentro del dispositivo SPartan 3A están ubicados en el lado 4 del IC. Existen IO o IO 'dedicadas' con enrutamiento fácil al GCLKMux disponibles cerca de esos DCM.

En esta imagen, se ven los 2 DCM y los IO optimizados para esos DCM en un dispositivo SPARTAN 3A:

No tengo acceso al esquema ni a la información sobre el tablero que está utilizando, pero estoy seguro de que podrá encontrar el IoB adecuado para su reloj si observa el esquema del tablero.

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