He ejecutado una simulación de un banco de pruebas de código Verilog. Lo ejecuté en ModelSim, pero ¿por qué la lectura que obtuve con solo usar el cursor en la forma de onda es diferente a la de la ventana de transcripción?
Mientras está en el cursor, los valores de WDIG_OUT se desplazan 1 paso hacia atrás, haciendo que el 111 wDIG_OUT coincida con 2181 rANALOG_IN. (como en el caso de "a" aquí).
No puedo proceder a la autocomprobación porque hay un desplazamiento. Por favor ayuda.
Eso se ve correcto. Los valores en la ventana de transcripción son los niveles de señal que 'conducen' hacia el borde del reloj. Esto constituye un tiempo de configuración ideal. Con el cursor posicionado directamente en el borde del reloj, los valores del lado izquierdo serán las 'entradas' y los valores del lado derecho serán las 'salidas'. Esto representa un retardo de propagación ideal de cero, tiempo de configuración de un período de reloj y tiempo de espera de cero. Deberá retrasar la entrada por el retraso de propagación de la lógica (en este caso, un ciclo de reloj) si tiene que compararla directamente con la salida registrada.