Este es mi primer intento de aprender Verilog HDL testbench para una puerta AND:
'
'
initial
begin
//case 0
A_t <= 0; B_t <= 0;
#1 $display("F_t = %b", F_t);
//case 1
A_t <= 0; B_t <= 1;
#1 $display("F_t = %b", F_t);
//case 2
A_t <= 1; B_t <= 0;
#1 $display("F_t = %b", F_t);
// case 3
A_t <= 1; B_t <= 1;
#1 $display("F_t = %b", F_t);
end
endmodule
Mi pregunta es, ya que es para dos entradas, solo tuvimos cuatro casos de prueba, digamos que tenemos 2000 casos, entonces podemos usar un bucle for como se muestra a continuación:
'
'
initial
begin
for (i=0;i<2000;i++)
{
for (j=0;j<2000;j++)
{
A_t <= i; B_t <= j;
#1 $display("F_t = %b", F_t);
}
}
end
endmodule
¿Es legalmente correcto usar bucles como este? Si no es así, por favor sugiérame el método correcto para automatizar las entradas.