Esta pregunta está en el contexto del uso de verilog / systemverilog para RTL sintetizable.
Tengo algunas señales vectoriales que van a través de los límites de los módulos que actualmente están definidos como puertos de entrada.
La razón por...
Digamos que tenemos una función, tan simple como f(x) = x . Supongamos que tenemos un reloj que marca cada 20 nanosegundos y decimos que cambiamos x como deseemos.
Diga que hay una marca de reloj por venir, en t = 20ns ex...
Tengo dos circuitos que he diseñado usando verilog. Uno es el circuito de contador y el otro es el circuito de pulsador de rebote. Pero ahora no sé cómo crear una instancia de un modelo para que el circuito de pulsador también esté incluido en e...
Estoy construyendo un Ady Lookahead Adder de dieciséis bits para mi clase de EE. Definitivamente soy un noob a todo esto, así que ten paciencia, sin embargo, he estado buscando en Google por un MOMENTO y no he encontrado ninguna respuesta.
Aq...
He escrito un código verilog para un circuito (test.v) y un banco de pruebas (testd_tb.v). Yo uso estos comandos para generar la energía usando el compilador RTL de encuentro de cadencia.
He hecho 3 carpetas. Trabajo, RTL (donde se almacenan tod...
Estoy obteniendo el ajuste de línea en la salida del archivo verilog a nivel de puerta desde Design Compiler.
Esto está causando problemas para Cadence verilog-in.
Parece que sería fácil detenerse en Design Compiler, pero no lo hago.
ver cual...
Intenté escribir un código Verilog para la máquina de estados finitos cuyo diagrama se muestra a continuación. No veo nada como una salida. ¿Cuál es la parte incorrecta de mi código? o ¿Es mi código completamente absurdo?
Mi código:
module...
Estoy desarrollando un teclado tanto en hardware como en Verilog usando una placa DE2 Cyclone II. Hice un teclado usando botones (interruptores) que siguen este esquema:
El escáner funciona configurando las entradas de Columna todas en ALTO...
Este es mi código para un D-flip-flop async-reset-set. Estoy usando quartus y el módulo se compila, pero no hay manera de verificar si mi lógica es válida. Podría usar algunas opiniones externas.
El restablecimiento es asíncrono (1 = restable...