Me gustaría asignar valor a una matriz. La matriz es bidimensional, tiene 16 filas y 16 col. Cada elemento es de 2 bits de ancho.
Me gustaría inicializar cada fila de una matriz de la siguiente manera:
Inicialice la cuarta fila de la matri...
Supongamos que tenemos un módulo Verilog simple con 1 entrada (in1) y una salida (out). Mire la tabla de verdad al final de esta pregunta.
Quiero enviar una señal con el voltaje entre 0-VCC0 = 3.3v a input in1 = PIN3 de un FPGA (en este c...
Supongamos que tengo un module foo(in1,in2,out); y module mad1(in,out); module mad2(in,out); module mad3(in,out);
Al crear una instancia de estos módulos, quiero usar la salida ( out ) de foo como entrada para cada uno...
Estoy escribiendo un código verilog para el multiplicador complejo 18x18 utilizando la implementación de un solo segmento DSP48 en Vertex 4. Aquí está mi código
module SS_CM_18x18(Areal,Aimag,Breal,Bimag,Clk,Rst,Preal,Pimag);
input Clk,Rst;
in...
Tengo un virtex 7 FPGA y para mi proyecto más grande necesito configurar la comunicación entre un FPGA PCIex8, SATA3, DDR3 y Uart.
Me preguntaba cómo hacer para hacer esto? No puedo usar el procesador softcore. Solo quiero usar el FPGA para p...
He escrito testbench en verilog. Todos los casos de prueba definidos en la tarea funcionan bien independientemente, pero cuando intento ejecutar ambas tareas, se obtiene el resultado adecuado para la primera tarea en la tarea tarea pero no para...
Quiero convertir una lista de red verilog en un formato SPICE (o HSPICE) simulable. He visto a gente hablar de verilog-In y spice out en Cadence. ¿Cómo funciona realmente este proceso? ¿Cuáles son las herramientas que debería usar?
También pu...
Este programa está en Verilog y simulando en Modelsim. Estoy tratando de transferir datos de 48 bits de 192 bits a Parallel in Parallel Out (Registro) en 4 ranuras.
No estoy obteniendo salida en PIPO. Los datos no se transfieren a la salida d...
Tengo una EEPROM siguiendo el protocolo I2C. Mi operación de escritura estaba bien. Mientras realizaba una operación de lectura, SDA era mi pin de entrada, durante la transferencia de datos desde el esclavo, sostuve el pin en alta impedancia (Z)...
Todavía soy bastante nuevo en Verilog y todo, y podría necesitar ayuda para completar / corregir mi código para este problema. Hice el diagrama de estado, la tabla de estado / asignación, minimicé la ecuación e incluso me hice algunos de los reg...