Quiero convertir una lista de red verilog en un formato SPICE (o HSPICE) simulable. He visto a gente hablar de verilog-In y spice out en Cadence. ¿Cómo funciona realmente este proceso? ¿Cuáles son las herramientas que debería usar?
También puedo acceder a las herramientas de Synopsys. Si sabe cómo usar las herramientas de Synopsys para lograr el mismo propósito, eso también ayudará.
Este no es un proceso trivial, pero sí funciona. Debe tener una biblioteca de síntesis para el proceso de circuito integrado específico que pretende utilizar, así como una biblioteca de simulación SPICE y los modelos de proceso SPICE correspondientes para el proceso IC. Sintetice su Verilog en una lista de redes a nivel de puerta utilizando la biblioteca de síntesis del proceso objetivo. Convierta la lista de redes de nivel de puerta Verilog en una lista de redes de nivel de puerta SPICE (ambas son solo texto, es una conversión de sintaxis simple). Cuando ejecute SPICE, incluya la biblioteca SPICE para las puertas y los modelos SPICE para el proceso. Si desea incluir los efectos del cableado, debe generar un diseño de nivel de transistor y extraer las capacidades parásitas de ese ... también un proceso no trivial.