quiero hacer un contador que aumente por el valor de sus entradas, pero hice el banco de pruebas y la salida no está determinada, xxxx.
¿Puede alguien decirme si hay algún error en este código?
//Count
module count(clk,
rst, val, coin...
Estoy empezando en el mundo de los FPGA. Recogí un Mojo con un Spartan-6 de Xilinx y estoy intentando crear un reloj arbitrario para usar con un periférico ENVIADO. En este punto, no lo he hecho más allá de intentar generar un reloj de tick (eve...
Estoy tratando de describir el siguiente comportamiento de MCP4921 DAC.
Estoy utilizando la placa FPGA Basys 2 como maestra.
He escrito el siguiente código. Lo que funciona de alguna manera.
module SPI_DAC_MCP4921(
input [11:0] Dat...
Estoy intentando implementar un módulo de controlador SRAM. Está estructurado de la siguiente manera
Conexiones externas:
extA [18: 0] - dirección
extIO [7: 0] - entrada / salida bidireccional
OE, WE, CE - señales de control
Conexi...
Tengo un proyecto que involucra audio en un Xilinx Spartan6 FPGA. El objetivo del proyecto es hacer un procesador de audio utilizando HDL (en su mayoría educativo y divertido). Es básicamente un flujo de efectos de audio que pueden configurarse...
Aquí está mi descripción de nivel de puerta de un pestillo S-R:
module SR_Latch_Nand(input S, R, C, output Q, QB);
wire s1, r1;
nand #8 n1(r1, R, C);
nand #8 n2(s1, S, C);
nand #8 n3(QB, R, Q);
nand #8 n4(Q, S, QB);
endmodule
y aquí está el...
Cuando se implementa algo, compilación con flip-flops y puertas lógicas, ¿por qué apuntamos a minimizar el número de flip-flops incluso si produce más puertas? ¿Tiene que ver con minimizar el retraso, la energía o algo más? ¿Podría alguien expli...
Actualmente tengo un programa que se ejecuta en la frecuencia X, con la entrada de reloj generada por un módulo de reloj lento que divide el reloj predeterminado a través del método de incremento de contador.
Sin embargo, deseo poder cambiar...
No puedo entender por qué g y b están atascados. Tengo entendido que always@(posedge clock) se ejecutará en cualquier momento en que la entrada del reloj pase de 0 a 1. Tengo el pin del reloj conectado a un pll que está controlado por el...
Estoy tratando de hacer un alternador de bits simple con el fin de aprender cómo usar verilog para el diseño FGPA y cómo simular en modelsim. Aquí está mi código:
module top (
input wire clk,
output reg data
);
initial begin
data...