Verilog Alternador de bit síncrono (Quartus / Modelsim) - Altera FPGA

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Estoy tratando de hacer un alternador de bits simple con el fin de aprender cómo usar verilog para el diseño FGPA y cómo simular en modelsim. Aquí está mi código:

module top (
    input wire clk,
    output reg data
);

initial begin
    data = 1'b1;
end

always @ (posedge clk)
begin 
    data = ~data;
end
endmodule

Aquí está mi intento de simular el programa en modelsim. Establecí el período de reloj a 100ps y le di a los datos / reloj un valor inicial de 1, pero la forma de onda muestra resultados extraños.

¿Quizás no estoy usando modelsim correctamente? ¿O falta algo en mi código? Cualquier ayuda sería apreciada!

    
pregunta Sumeet Batra

1 respuesta

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Prueba con esta secuencia de comandos:

reiniciar -f

force -drive sim: / top / clk 0 0

force -freeze sim: / top / clk 1 0, 0 {50 ps} -r 100

ejecuta 10ns

    
respondido por el Claudio Avi Chami

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