"El mayor problema con los reinicios asíncronos es que son asíncronos, tanto en la aserción como en la anulación de la aserción. La aserción no es un problema, la anulación de la aserción es el problema. Si el reinicio asíncrono es liberada en o...
Estoy implementando una radio en Verilog. El tiempo necesario para la inversión de bits mientras se calcula la FFT es mayor. es casi igual a un tiempo de símbolo (sistema OFDM). ¿Puedo usar una biblioteca FFT en C, que se puede integrar al códig...
Cuando se trata de restablecer (de forma síncrona) los registros en HDL (usaré Verilog), ¿se considera una mala práctica codificar el reinicio de manera combinatoria? Por lo que puedo decir, los siguientes dos fragmentos son funcionalmente equiv...
Vi esta demostración VGA para un monitor 640x480
enlace
y me gustaría ejecutarlo en mi monitor utilizando un FPGA Basys-3.
El código de demostración GPIO para la placa Basys-3 funciona en mi monitor, así que sé que es posible mostrarlo c...
Estoy interesado en Verilog, pero tengo una pregunta. Intenté implementar el módulo sin usar el operador '%'. Así que lo hice de esta manera:
while (c>=d) loop
c <= c-d;
end loop;
¿Está bien? ¿Alguna sugerencia sobre dónde cometí...
Actualmente estoy diseñando un FIFO asíncrono para fines de aprendizaje. He hecho el módulo pero tengo algunas dudas al respecto.
En primer lugar, he visto algunos artículos que describen cómo abordarlos y diseñarlos de manera aproximada (no...
Estoy tratando de codificar un módulo de nivel superior que conectaría diferentes módulos para hacer un contador ascendente / descendente que mostraría un carácter hexadecimal en un LED de 7 segmentos en posiciones; pero cada vez que intento eje...
estoy diseñando un algoritmo AES básico en verilog, y necesito dividir una matriz de 1828 bits en 16 partes cada una de 8 bits, por ejemplo (ejemplo de longitud básica no 128), si recibo en mi divisor 8 a 2 módulo 10111011 necesito generar 4 sal...
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
--use IEEE.STD_LOGIC_UNSIGNED.ALL;
use ieee.std_logic_signed.all;
entity fifo is
port ( clk : in std_logic;
read_data : in std_logic;...
Estoy intentando construir un contador con un reinicio de sincronización, que se mostrará en la pantalla de 7 segmentos en la placa fpga.
Vi algunas publicaciones sobre mi problema:
"texto cercano" si "; esperando un módulo final"
Pero...