Hice el siguiente programa para mostrar el número de días en el mes provisto por el usuario. Y para comprobar si el año que el usuario ingresó es un año bisiesto o no. Estoy tratando de hacer el programa en el nivel de flujo de datos. No sé si p...
Primero, un descargo de responsabilidad de que esta es mi primera vez que uso verilog y realmente no sé nada. Mi código es el siguiente:
module trapverilog(
input CLK,
input SIGNAL,
input x,
output reg OUT
);
reg[1:0] yre...
Podemos definir un entero sin signo como estos:
typedef bit[4:0] int5; // 5 bits unsigned integer
typedef bit[3:0] int4; // 4 bits unsigned integer
¿Cómo definir el tipo para un entero con signo?
por ejemplo Rango de enteros con signo de...
Tengo el siguiente código verilog:
wire cond1;
wire cond2;
assign cond1 = a & b & c;
assign cond2 = a & b;
if (cond1)
...
else if (cond2)
...
Podemos hacer esto de otra manera:
wire cond1;
assign cond1 = a & b;
if...
Me gustaría crear un circuito simple a partir de puertas lógicas, flip-flops (sin componentes RLC) para realizar la siguiente tarea:
Este circuito tiene 5 entradas (4 señales positivas de valor real \ $ x_1, x_2, x_3, x_4 \ $ y una señal de r...
Estoy tratando de escribir un código verilog para un generador de secuencias de Fibonacci. Su salida será el número n de Fibonacci, donde n es la salida del conteo. El código funciona para count = 2. Pero cuando el conteo aumenta, todos los valo...
Cuando intento realizar la asignación de concatenación a continuación, obtengo los siguientes resultados. ¿Hay algo en particular que esté mal con mis ideas de mapeo?
Básicamente, soy consciente de que el programador de Verilog es intrínsecamente indeterminado, pero realmente no entiendo por qué ese es el caso con el siguiente código (simulé ambos casos con Icarus e Incisive en EDA Playground). Las diferencia...
Quería saber si puedo programar un microcontrolador (no CPLD / FPGA) con VHDL / Verilog? Si es así, ¿cuáles son los pasos y las herramientas necesarias para el mismo?