Preguntas con etiqueta 'verilog'

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¿Cómo cruzar dominios de reloj eficientemente?

Tengo una pregunta sobre el envío de una señal de corta duración de un dominio de reloj más rápido a un dominio de reloj más lento. Estoy intentando implementar un búfer de marco dual en una memoria RAM de doble puerto (reloj dual). Una vez que...
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Verilog Register File

Escribí un código verilog para un registro de 4 por 9 bits: module reg_file(input rst, input clk, input wr_en, input rd_en, input [1:0]rd0_addr, input [1:0]rd1_addr, input...
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Cambiar matriz a salidas individuales

Estoy tratando de diseñar un circuito secuencial síncrono para implementar un controlador de luz trasera para un Ford Thunderbird 1965 usando verilog como se muestra a continuación (incluido con el diagrama de estado). Tengoelcódigodetrabajo...
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pregunta del código Verilog

Soy nuevo en Verilog y necesito crear un módulo que cuando Entry = 1, se incremente en 5'b000100 en la salida de "Dinero". Este es el código que hice, pero no funciona correctamente. El programa no almacena el total del dinero (eso es lo que...
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contador de 8 bits de T Flip Flops

Estoy tratando de construir un contador de 8 bits en Verilog. Necesito específicamente crear un módulo que instalé 8 veces. He seguido el diagrama a continuación (y asumí que solo puedo desarrollarlo para hacerlo de 8 en lugar de 4 bits). Parece...
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Verilog: ¿cómo asignar sincrónicamente el cable con el registro?

Esta es la salida de la simulación ISim: Quierodisminuirtx_data_ctren1cuandoflags_from_clk_divcambiea4'b0000,porloquesda_flag_from_transmit_bytetomaelbitinicialdetx_data[7:0].Sinembargo,nopudeencontrarunamaneradehacerlo.Loquerealmentepregunt...
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código de verilog de error de sintaxis

este subcódigo que lee la línea de selección s4-s1 y toma la suma de a, b en la línea de selección = 0000. Al ejecutar este código en el negociador de proyectos ISE, da un error de sintaxis. Dile "Syntax error near"=" "en la línea z = 0 en la se...
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Para eliminar el rebote de MicroJoystick instalado en LogicStart MegaWing (FPGA) y leer la entrada correctamente

Estoy trabajando en una placa FPGA y codificación en Verilog. Estoy tratando de usar el MicroJoystick instalado en LogicStartMegaWing, el escudo con Papilio-One 500k (mi placa FPGA). Tengo que hacer tareas simples como aumentar o disminuir una...
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Declaración de Moore Machine en Verilog

Estaba revisando un código de Verilog y encontré esto: asigne un = (b == c); ¿Puede alguien decirme lo que hace?     
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Verilog anidado para un bucle que no se comporta como se espera

Estoy teniendo problemas con una simulación de un sumador completo de 8 bits que escribí en verilog. Básicamente tengo dos enteros que introduzco en el sumador completo, los sumo y verifico si el resultado es el esperado. Aquí está el código:...