Preguntas con etiqueta 'verilog'

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¿Cómo se da cuenta el siguiente código Verilog?

Estaba aprendiendo el lenguaje de descripción de hardware verilog. Estaba un poco confundido con las declaraciones de bloqueo y no bloqueo. ¿Alguien puede decirme en qué se basan los siguientes códigos de verilog? y consejos simples sobre cómo...
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¿Cuál es el primer paso para aprender la codificación de Verilog para ordenar los valores?

No sé cómo empezar a trabajar en este problema. ¿Debería primero diseñar el circuito digital de clasificación? Soy pobre en ambos temas. Supongamos que tengo cuatro números R0, R1, R2, R3 ... ¿Cuál es el circuito digital para organizar estos núm...
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Idioma de alto nivel a HDL [cerrado]

Necesito convertir un programa simple (C o Java) a HDL (especialmente Verilog). Sin embargo, no tengo idea acerca de esta conversión. Otro problema es que el código resultante debe ser nivel de puerta. Ahora, esta idea no me parece posible. N...
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¿Cómo dar una matriz 2-D como salida de una función en Verilog?

Tengo que escribir un código para generar productos parciales para una multiplicación de 53 cabinas de 53 * 53 radix. Declaré una función como se muestra abajo; está mostrando el mensaje de error MULTIPLE PACKED DIMENSION NOT ALLOWED IN VERIL...
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Verilog - Iterando sobre todos los casos en Testbench

En el trabajo de curso, estamos creando varios circuitos y probando explícitamente cada caso en Verilog. La forma en que hemos estado escribiendo bancos de pruebas hasta ahora es la siguiente: initial begin $monitor("%d %d %d %d | %d %d",...
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entrenamiento Verilog [cerrado]

Bien, actualmente estoy en una situación en la que el conocimiento de los FPGA podría ser útil. Tomé el tema en la universidad hace bastante tiempo y como no lo necesitaba, olvidé la mayor parte (también era VHDL). Después de leer un poco pensé...
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pipeline and verilog

Tengo un esquema canalizado y quiero tener un registro en la salida para mi resultado. Por lo tanto, estoy usando este código: always @(posedge clk, posedge reset) begin if (reset) begin //do staff end else begin...
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¿El soporte de quartus II no se simula con un archivo verilog?

Quiero simular mi módulo StreamLight , así que creo un módulo Simulatefile : 'timescale 1ns/1ns module Simulatefile(); reg clk; reg reset; wire[5:0] light; wire counter; //monitor motor1($light,"counter=%d",counter); initial begin r...
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Creando matrices SRAM digitalmente usando Verilog

Como parte de mi proyecto basado en Cadence, elegí el tema "Optimización de la potencia, el área y el tiempo para una unidad SRAM 32x8". Aunque esto es posible utilizando NC-Verilog o construyendo manualmente el esquema y simulando, se nos ha in...
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Verilog 8 Bit ALU

Esto es lo que tengo hasta ahora, pero no sé qué hacer con los valores de f para los dos últimos y si la sintaxis de la instrucción if es correcta. ¿Algún consejo? module eightbit_alu (input signed [7:0]a, input sign...