Para la imagen de abajo, ¿cómo asignar = a & ~ sel + b & sel solo genera una salida en lugar de la solución de referencia que se muestra a continuación? ¿Hay alguna manera de hacer este problema con asignar solamente?
A continuación se muestra una memoria RAM de un solo puerto en el modo de escritura primero.
module raminfr (clk, we, en, addr, di, do);
input clk;
input we;
input en;
input [4:0] addr;...
Estoy usando la suite de diseño Xilinx ISE para simular mi circuito digital. Quiero modelar retrasos en cada elemento individual de mi circuito combinacional durante la simulación. No quiero agregar explícitamente retrasos en mi módulo, ya que e...
Quiero diseñar un sumador-restador de 8 bits en verilog. cuando cin es 1, debe agregar 2 números, cuando 0, debe restar.
Para realizar la resta, dije que agregue number1 y ~ number2 and 1 . Aquí está el código: (al restar, cin = 0 . po...
En la imagen que se muestra a continuación, aparece un error de sintaxis en la línea 10. Es una instrucción If básica, no sé por qué aparece el error de sintaxis. por favor avise
Actualmente estoy intentando implementar un procesador simple utilizando Verilog en un FPGA. Estoy usando la arquitectura Mic - 1 como modelo de referencia.
Lo que no puedo entender es que la ALU está generando una salida de "estado" cuando s...
Quiero convertir un diseño de verilog en vhdl pero encontré un módulo de verilog que no veo forma de convertirlo, porque el diseño en sí no tiene sentido para mí. La entidad del módulo es el siguiente fragmento de código:
module fifo_mst_dpath...
Actualmente estoy intentando implementar un IP-Core en un Cyclone V 5CSEBA6U23I7 del sistema FPGA-HPS con Altera Quartus II y TimeQuest Analyzer.
El código Verilog pegado a continuación produce un problema de tiempo, es decir, la asignación...
Estoy diseñando una GPU básica en Verilog. Sin embargo, habrá pines que deberían leer / escribir RAM. El problema es que no puedo saber cuántos bits de datos puede tomar la RAM en un momento anterior (ya que se supone que es un propósito general...
Estoy estudiando la forma de pasar parámetros de un módulo a otro y tengo una pregunta.
Tengo esta instancia en el módulo de nivel superior.
parameter a= 100;
parameter b = 200 ;
test#(b/(a*2)) test(
.clk(clk),
.reset(reset),...