Creé mi propio reloj, ya que necesito un reloj de 2Mhz y el IP del generador del reloj no me deja pasar por debajo de los 6Mhz. Creé un módulo divisor de reloj.
module clock_divider#(parameter HALF_CYCLE_COUNT = 128, COUNT_BITS = 8)
(
inpu...
Estoy diseñando una unidad JTAG para un procesador. Para eso, inicialmente he diseñado un controlador TAP mirando el FSM del TAP. Ahora, me han dado este fragmento de código:
reg ['IR_LENGTH-1:0] jtag_ir; // Instruction register
reg...
Estoy tratando de convertir código VHDL altamente parametrizado a verilog. Este código VHDL usa una buena cantidad de paquetes y registros y no pude encontrar el sustituto para aquellos en verilog. También tengo solo 3 días de edad en verilog....
¿Cómo puedo portar / en un archivo de registro con Verilog (código capaz de síntesis)? En este código específico, un código de bucle de generación no es viable debido a la arquitectura de un código existente.
Un código de prueba, intentando p...
Quiero subir una bandera una vez que entro en el bloque de procedimiento # 1, y quiero restablecerlo a cero en otro bloque de procedimiento. Por supuesto, recibo un error que dice que la bandera está controlada por demasiados controladores. ¿Cóm...
input [3:0] address;
reg [3:0] ram [7:0];
reg [3:0] data, fault_reg;
fault_reg = ram[address];
data = fault_reg;
Si el valor de ram es 1010 y el valor de la dirección es 100, ¿cuál es el valor de los datos [0], datos [1], datos [2] y datos [3...
Aquí está el código simple de verilog que contiene la señal WR_n. Esta señal (red) no está asignada explícitamente a un LOC (pin) en el archivo .ucf. El diseño se implementa sin errores. Supongo que la red WR_n se asigna automáticamente a un pin...
Soy un laico total sobre este tema y agradecería a los usuarios experimentados que me brinden algunos consejos y sugerencias útiles. Desarrollé un código para la corteza del brazo m0 que quiero simular en qemu (no es un problema porque es...
En el informe de sincronización de una síntesis con Synopsys VCS, una advertencia indica:
Advertencia: El diseño contiene 8 redes de alto fanout. Se utilizará un número de fanout de 1000 para los cálculos de demora que involucren estas red...