Deseo operar un LVMAX Sonar EZ1 sonda de sonda.
Dicen
Con una potencia de 2.5V - 5.5V, el LV-MaxSonar EZ1 proporciona detección y alcance de muy corto a largo alcance, en un paquete increíblemente pequeño. El LV-MaxSonar-EZ1 detecta o...
Estoy tratando de usar una IP generada con el Catálogo de IP en Radiant, que solo estaba disponible como Verilog, de mi entidad de nivel superior VHDL. Lo uso así:
ebr_inst : ebr port map(....
La entidad Verilog comienza así:
module ebr (...
En Verilog, puedo usar un bloque siempre y hacer que se dispare en un borde positivo o negativo.
¿Es posible desencadenar el bloqueo tanto en el borde positivo como en , y por lo tanto tenerlo básicamente sincronizado al doble de la velocida...
El objetivo de este proyecto es diseñar una alarma de bloqueo computacional en Verilog para que se ejecute en un tablero Altera (la nota en el tablero 0 está en realidad ACTIVADA y 1 en DESACTIVADA).
Basándome en los criterios de diseño, creé...
Para el tipo de cable en Verilog, sé que puedo definir un multiplexor de la siguiente manera
wire a;
assign a = select ? 1'b0 : 1'b1;
Y para los de registro, puedo hacerlo de la siguiente manera
reg a;
always @ (select)
begin
case(se...
¿Hay alguna diferencia entre la no bloqueo y la asignación de bloqueo para los siguientes contadores?
module nonblocking_counter (
input clk,
input rstn,
output reg[3:0] out
);
always @ (posedge clk)...
Después de sintetizarlo, el error se produjo de esta manera: Multi-source in Unit <BCDcountmod> on signal <BCD0<3>>; this signal is connected to multiple drivers.> ¿Alguna solución? ( Aquí está debajo de mi...
Editar: es algo con el módulo simulate_camera_output que no le gusta a Modelsim. Probado con un módulo de prueba simple y funciona bien.
Buscando una manera de obtener un registro de compilación de Modelsim.
'timescale 1ps / 1ps
mo...
No estoy seguro si esta es la implementación correcta, aunque funciona hasta ahora. Emití los datos en el flanco ascendente de la señal FETCH (esto no es un reloj). Los datos solo deben estar en el estado OUTP. Esto también cuenta la cantidad de...
Estoy intentando construir un circuito sumador-sumador BCD en verilog usando un circuito sumador BCD y el circuito complementario de BCD-a-9.
Los módulos funcionan correctamente individualmente. Sin embargo, cuando se crea una instancia como...