Quiero definir 19 parámetros de 16 bits de manera que pueda llamarlos como b [0], b [1], b [2], ...
este es mi código:
module optimizedSourceFIRfilter(aclk, s_axis_data_tvalid, s_axis_data_tdata,
s_axis_data_tready...
Quiero escribir un registro de 32 bits a un registro de 22 bits mientras se conserva el número y su signo.
reg [31:0] test_dat0; //test_dat0 <= -4 (binaire)
reg [22:0] test_dat1;
test_dat1 <= test_dat0 ; ??? //what is the value of test...
Estoy tratando de usar algunas de las bibliotecas de vivado integradas para generar dos relojes. Nunca he usado ninguna de las funciones incorporadas antes.
wire clkfb;
wire clk_324p;
wire clk_324n;
wire clk_200p;
wire clk_200n;
MMCME2_BASE#
(...
Tomé un ejemplo del sitio web que describe la serie de 8 bits en el registro de salida a la izquierda de la serie.
module shift (clk, si, so);
input clk,si;
output so;
reg [7:0] tmp;
always @(posedge clk)
begin
tmp <=...
¿Cuál es la manera más eficiente de afirmar múltiples propiedades en SV?
Ejemplo:
property x;
if(expr1)
a===b;
endproperty
property y;
if(expr2)
c===d;
endproperty
¿Se necesita algo como esto: assert (x &&...
Con respecto a una placa MAX10. Todo el diseño dentro del MAX10 se registra desde un solo reloj utilizando siempre @ (reloj de posición).
Si conecta directamente un reloj de 80 mhz a un pin de entrada de Max10 y defina este reloj dentro del a...
después de la síntesis en xilinx vivado, recibo la ADVERTENCIA:
[Synth 8-5788] El registro next_state_reg en el módulo example_code se establece y se reinicia con la misma prioridad. Esto puede causar desajustes de simulación. Considere re...
Estoy atascado con un problema de muestreo. Estoy tratando de muestrear una línea de datos serie proveniente de un sensor.
Básicamente, envío clk (máx. 5 MHz) desde el FPGA al sensor, y luego recibo los bits de datos del sensor (1 bit por ciclo...