Tengo que construir un circuito de un operador aritmético de cambio a la derecha en verilog e incluirlo en un código de verilog de una computadora simple. He escrito el código del circuito con un módulo y se compila sin un error, pero cuando int...
Soy nuevo en verilog y tengo una pregunta.
¿Puedo inicializar un parámetro en el alcance global y reinicializarlo en el alcance del módulo?
parameter GLOB_FOO = 5;
module mod2 (in1,clk,out1);
parameter GLOB_FOO = 7;
input in1,clk;...
En Verilog, está bien usar negedge of clock. ¿Se puede activar un elemento de memoria en el borde negativo del reloj? ¿Qué tan robusto será el diseño prácticamente en el chip?
Tengo un módulo Verilog que actúa como un archivo de registro (una serie de registros y algunos puertos de acceso) con una señal de control que proviene de otro módulo que controla cuándo ocurre la escritura en uno de los registros.
La idea e...
Verilog tiene un montón de funciones del sistema matemático.
Estoy tratando de usar $ floor en mi código de Verilog pero recibo este mensaje:
El piso de llamada a la función del sistema no está permitido aquí
¿Alguien sabe por qué reci...
Estoy trabajando en la implementación del algoritmo cordic usando una descripción estructural de verilog y ejecutándolo en FPGAs. Quiero saber una forma de implementar D-flipflops usando descripciones estructurales. ¿Hay un nombre predefinido qu...
Al usar SystemVerilog y ModelSim, quiero monitorear los valores de algunas señales en mi diseño cuando el reloj está en su borde negativo. Extrañamente, el código responde en ambos bordes (positivo y negativo). Aquí hay un ejemplo de trabajo mín...
Estoy intentando que funcione un diseño de Verilog para interactuar con un teclado PS / 2, pero tengo problemas muy extraños. Tengo un bloque siempre bastante simple que controla todo:
always@(negedge PS2_CLOCK) begin
if(rst == 0) begin...