Preguntas con etiqueta 'verilog'

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Extraiga un filtro de movimiento usando el movimiento de la cámara en número de píxeles y ángulos, en VHDL o Verilog

He leído algunos artículos sobre el tema y he buscado algún algoritmo MATLAB. Hay uno llamado 'fspecial' en MATLAB. Y podría devolver un filtro de movimiento, cuando el movimiento se da en número de píxeles y ángulos. He leído los principios de...
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Algoritmo Cordico usando Verilog

Aquí está mi código para calcular seno y coseno del ángulo de entrada usando un algoritmo cordic: Código de diseño: 'define K 32'h26dd3b6a // = 0.6072529350088814 'define BETA_0 32'h3243f6a9 // = atan 2^0 = 0.7853981633974483...
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Verilog, codificador de prioridad FPGA y codificador normal

Me gustaría hacer algunas preguntas sobre cómo inferir la prioridad y el codificador normal usando Verilog en el FPGA. He utilizado los códigos de ejemplo del libro "ejemplos prácticos de diseño avanzado de chips en Verilog" Código para pr...
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¿Por qué una declaración de caso no paralela pero completa usa ROM, no el MUX?

que yo sepa, cuando los elementos en el caso no son paralelos compondría una red de enrutamiento de prioridad, no la red de multiplexación. En otras palabras, debe usar múltiples MUX de 2 a 1 para representar la prioridad entre los element...
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comparar borde ascendente ocurrió antes o después de otro borde con verilog

Me gustaría escribir un código verilog para generar el nivel RTL para señal B como se muestra en la figura. Ha pasado mucho tiempo desde que escribí verilog en la escuela, así que estoy bastante oxidado por esto. Digamos que tengo dos señales...
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En Verilog puedo usar el mismo cable como entrada y salida para un módulo

Esto es lo que quiero decir: module someModule(~); wire w; someOtherModule m0 (.input(w), .output(w)); endmodule ¿Sería legal algo como esto?     
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Cómo representar números reales negativos en representación de punto fijo

Encuentro este módulo para la adición de dos números de punto fijo. Manual de uso de este módulo: enlace ¿Cómo agregar -1.5 (o cualquier número real negativo) a 0.5 (cualquier número real)? Mi problema es que: sé cómo representar números...
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¿Implementación FSM usando un solo bloque siempre en Verilog?

Entonces, al buscar material sobre la implementación de máquinas estatales de alto nivel en Verilog, encontré esto: También estoy intentando implementar un FSM de alto nivel en Verilog que tenga una cantidad de sentencias condicionales (si) a...
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problema con verilog testbench

Tengo un problema con la señal del reloj en el banco de pruebas Verilog. He intentado casi todas las formas posibles de crear un reloj, pero en la forma de onda es U que significa "Desconocido". Aquí está mi código para el reloj ( i_Sys...
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Problema al reiniciarse en RingCounter en Verilog

Bueno, sigo teniendo este problema en muchos módulos y nunca me molestó porque estaba experimentando. Sin embargo, ahora estoy tratando de ser 100% correcto, así que ... Tengo este contador de anillo, por ejemplo, y le doy a la salida 8 leds de...