Preguntas con etiqueta 'verilog'

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Para bucle en 'definir macro

Busqué en SO, y en la web, donde no encontré los ans. Tengo el siguiente código, donde Se analizó con éxito 'defina y genere los resultados esperados, pero si el número de veces que se llama la macro es grande, ¿podemos usar construcción de bu...
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¿Cómo se puede asignar una cadena sintetizable a una matriz de bytes en SystemVerilog?

Quiero inicializar una matriz de bytes (o cualquier otro tipo posible) a una cadena larga. Por ejemplo define: string str = "abcdefg" . Leí estos dos enlaces ( 1 & 2 ) pero no pude encontrar una manera simple. Estas son dos formas de...
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La tarea no funciona en verilog

Creé un módulo que primero ordena una matriz de bytes y luego el último elemento como mínimo (solo para la práctica). Cuando me moví en orden al bloque de tareas, no funcionó tan bien como antes. ¿Cómo se puede utilizar correctamente el bloque d...
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Reglas de conexión de puerto en Verilog

Soy un principiante en Verilog Me gustaría saber por qué son necesarias las reglas de conexión de puerto que se describen en la descripción adjunta. ¿Por qué las entradas deben ser internamente de una señal de tipo de red? Y de manera simi...
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Modelando un convertidor de tiempo a digital en Verilog-AMS

Estoy intentando escribir un modelo de TDC en Verilog AMS. Soy realmente nuevo en la parte AMS de Verilog. El problema que estoy encontrando es en asignar el estado final del TDC a las salidas. A continuación presento el código. Aparece "Espe...
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Verilog asigna el resultado del módulo

Estoy intentando tomar el resultado de un módulo y asignarlo a una entrada de otro módulo, sin embargo, sigo recibiendo un error sobre la declaración de tipos de red. Siento que me estoy perdiendo parte de las reglas de sintaxis aquí, pero no he...
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Verilog BitSet Circuit

Un tipo específico de manipulación a nivel de bits consiste en configurar o borrar un solo bit en un valor de múltiples bits, dado su índice y su nuevo valor. Esta operación se puede implementar en hardware mediante un circuito BitSet con la sig...
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Estoy diseñando un contador asíncrono mod-3. Se espera que el circuito cuente de 0 a 2 y los flip flops se configuren tan pronto como q se convierta en 3.

module mod3counter( input clk, output [1:0] q ); wire rst ; nand a1(rst,q[0],q[1]); tff t1(clk, rst, q[0]); tff t2(q[0],rst,q[1]); endmodule module tff( input clk,rst, output reg q ); initial q = 0 ; always @(negedge clk or negedge rs...
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Quartus: Error (12004): el puerto z no existe en la primitiva x de la instancia y

No puedo encontrar ninguna fuente para este error, ¡alguna ayuda muy apreciada! Error: Error (12004): Port "a" does not exist in primitive "tff" of instance "t1" module part1(SW); input [0:9] SW; wire q1; tff t1(.t(SW[2]), .cl...
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Cómo usar el puerto UART para enviar el estado en verilog

Estoy desarrollando varios módulos Verilog con la máquina de estado para una placa fpga. Cuando hice la simulación de los módulos, usé "$ display" para obtener lo que está sucediendo en el módulo o, de lo contrario, la información de estado...