Preguntas con etiqueta 'verilog'

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visualización de siete segmentos hexadecimal verilog

Tengo un número de salida de 4 bits como salida. ¿Cómo se puede ver en la pantalla de siete segmentos como un número hexadecimal? Soy nuevo y menciono verilog. ejemplo de caso: wire [3:0] num; case (num) 4'b0000 : 1111110; 4'b0001 : 011...
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verlilog simular un pin de puerto con pull up conmutable

Quiero simular dos pines avr en verilog conectados a un cable. Todos los avr pueden entrar y salir y también tienen la capacidad de cambiar su propia recuperación. Encontré la forma típica de conectar los pines a un cable por algo como: ass...
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¿Cómo puedo configurar un retraso en Verilog usando un reloj?

Estoy tratando de escribir un bloque siempre que abra una válvula y luego la mantenga abierta durante unos segundos y luego la cierre si es necesario. La válvula se abre cuando la entrada es 1 y se cierra cuando es cero. ¿Cómo puedo hacer que el...
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Desplazar hacia la izquierda por número personalizado

Tengo una matriz de puntos de 5 * 7 en mi FPGA, y necesito "caminar" un punto. El data tiene una longitud de 35 bits, y solo un bit debe ser 1 (visible). El punto superior derecho es (0; 0), el inferior izquierdo es data[34] . El pr...
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"Referencia no resuelta a 'countmode1'", error de simulación de Verilog

Cuando quiero simular el siguiente código, obtengo estos errores: "Unresolved reference to 'countmode1'" "Unresolved reference to 'countmode2'" "Unresolved reference to 'countmode3'" module a8bitCounter(inp[7:0], ocrn, counter[7:0]); in...
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¿No afecta la señal de cable en la lógica secuencial?

Quiero hacer 1 señal de retardo con una señal de cable. Veamos mi caso. wire done; reg done_d0; always @(posedge clk or negedge rst) begin if(!rst) done_d0 <= 0; else done_d0 <= done; end Pero done_d0 no tiene un retraso cuando hec...
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¿Cómo resolver ERROR Xst: 528 en ISE?

'timescale 1ns / 1ps module Control(H, C, S, X, rst, clk); output reg[1:0] H, C; output [2:0] S; input X, rst, clk; reg[2:0] st...
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UART a Bluetooth

Parece que solo encuentro explicaciones parciales con respecto a esta pregunta, he usado Bluetooth en proyectos anteriores pero planeo usarlo en un proyecto FPGA. Actualmente el FPGA se está conectando usando un módulo UART. Si tuviera que cambi...
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Usando GPIO en Altera

Estoy tratando de probar la funcionalidad GPIO de Altera (DE1, Cyclone II) con este sencillo programa. Si GPIO_0 [0] recibe una señal alta (1), LEDG [0] se encenderá. Si recibe una señal baja (0), LEDG [0] se apagará. Para la señal de entr...
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problema de multiplicación de Radix-4

Estoy escribiendo código en verilog que toma A, B como entrada de 8 bits, multiplíquelos usando el método radix -4. cuando ejecuto el código, la salida de shft aparece como "xx0" y el mutipler no puede tomar el valor de la entrada A ¿Puede al...