Desarrollé un circuito de reloj digital que simplemente se asemeja a la función de un cronómetro. El circuito funciona bien, pero decidí agregar una funcionalidad adicional: se produce un zumbido cada hora, pero parece que tengo problemas para e...
Mientras uso el reloj interno para la entrada de clics DCM, obtengo clk0 como la frecuencia perfecta de salida, igual que el reloj interno, pero no en los pines O / P restantes. Cambié de la codificación anterior como esta y también el esquema c...
Supongamos que tengo un código escrito como
module ruff(q,qbar,cp,s,r,clear);
//port declaration from the I/O diagram
output q,qbar;
input s,r,clear,cp;
//...
En el primer bloque del siguiente código recibo un error extraño cada vez que uso una asignación no bloqueante / El estado_SENDSYNC dura dos ciclos, aunque se supone que solo dura un ciclo. Cambiar a la asignación de bloqueo soluciona el problem...
Estoy tratando de implementar Square Law Device en Virtex 5 Family FPGA, pero antes de grabarlo en la FPGA intentaba simularlo en el kit ISE de Xilinx. No estoy seguro de si el código es correcto o no, pero aquí está el procedimiento que seguí:...
Estoy tratando de definir una matriz 2d en verilog pero no los entiendo muy bien en la forma en que están asignados. Lo que quiero decir es que si defino una matriz como
reg [6:0] array[7:0]
Espero haber definido una matriz con 8 filas y 7...
Hace un tiempo, agregué una función a GNU binutils para convertir archivos a archivos mem verilog, adecuados para leer con $ readmemh. La salida está muy cerca de lo que podría obtener con la utilidad data2mem de xilinx. Estoy usando ambos siste...
Lo que estoy tratando de hacer es usar la Clave 0 como contador ascendente y la clave 1 como contador descendente en el mismo programa. Puedo hacer eso por separado. Por lo tanto, cuando se activa la habilitación, al presionar la tecla 0 aumenta...
Cuando intento realizar la simulación del siguiente programa en Modelsim Altera 10.0d, aparece el mensaje Error: Code Error 9:
** Fatal: (vsim-4) * Error en la asignación de memoria.
Intentando asignar 131072 bytes
Por favor revise su si...
Tengo dos módulos
contador: la salida es un vector llamado error_count.
lcd: Módulo para mostrar el código en una pantalla LCD. La entrada incluye clock y error_count.
El siguiente fragmento de código es el más relevante y se adjunta a...