Cuando intento realizar la simulación del siguiente programa en Modelsim Altera 10.0d, aparece el mensaje Error: Code Error 9: ** Fatal: (vsim-4) * Error en la asignación de memoria.
Intentando asignar 131072 bytes
Por favor revise su sistema para ver la memoria disponible y el espacio de intercambio.
El siguiente es mi código: -
module sipo (gsclk, sclk, rst, sipo_in, sipo_out, sipo_out_i, dcsel, blank, gs_enable);
input gsclk, sclk, rst;
input sipo_in;
input dcsel, blank;
output reg [47:0] sipo_out;
output reg [47:0] sipo_out_i;
output gs_enable;
integer i;
assign gs_enable = (~dcsel & sclk==1'b1) ? 1'b1 : 1'b0;
always @(posedge gsclk, posedge rst)
i=0;
begin
if (rst)
sipo_out_i <= 47'b0;
else
if (gs_enable)
for (i=1; i<= 48; i=i+1)
@(posedge sclk)
while (i < 48)
begin
sipo_out_i <= {sipo_out_i[46:0], sipo_in};
i = i+1;
end
sipo_out <= sipo_out_i;
end
Por favor, ayúdame si requiere algún cambio en el código verilog?