Pantalla de siete segmentos de Altera DE1

Tu código no parece, en general, sintetizable para mí, ya que realmente no estás siguiendo ninguna convención de diseño síncrono. Espero que si inspeccionas tus registros de síntesis encontrarás varias advertencias y / o errores.

1. Un bloque de borde activado siempre debe modelar un flip-flop, lo que significa que tiene un reloj de borde activado y un valor predeterminado activado y / o reinicio. No debe activarse en el borde de múltiples señales arbitrarias. @(posedge clk or negedge en) sería más apropiado, asumiendo que su fpga cuenta con una señal de reloj adecuada.

2. Dentro de un bloque activado por flanco, generalmente debe usar asignaciones no bloqueantes: <= , en lugar de bloquear asignaciones: = , ya que esto modela más correctamente el comportamiento de un flip flop. Si no sabe lo que esto significa, haga una investigación entre la diferencia entre las tareas de bloqueo y las de no bloqueo.

Si desea usar elementos de memoria como un contador, entonces necesita usar la lógica sincronizada. En cada flanco de reloj puede verificar si in_up o in_down ha cambiado con respecto al valor anterior, y luego usarlo para decidir si desea aumentar o disminuir su valor de contador. Es posible que deba rebotar las señales de entrada si provienen de un botón o puede tener múltiples alternancias falsas cuando se presiona.

Como señala Tim, las herramientas de síntesis se basan mucho en los patrones convencionales de su código.

Una forma convencional de codificar la lógica para i sería algo como esto

always @(posedge clk or posedge reset) begin
   if (reset) begin
      i <= 4'b0000;
   end
   else begin
      if (in_up) begin
         if (i == 4'b1001) begin
              i <= 4'b0000;
         end
         else begin
            i <= i + 1;
         end
      end
      else if (in_down) begin
         // example of trinary operator 
         i <= (i == 4'b0000) ? 4'b1001 : i - 1;
      end
   end  // if ~reset
end // always @(posedge clk or posedge reset)

Esto coloca toda la lógica que define las transiciones de estado de i en un solo lugar. También se asegura de que para cualquier conjunto de entradas, i se actualice exactamente una vez. Si bien algunas herramientas de síntesis pueden dar sentido a un código más complejo, en general es una buena práctica suponer que su herramienta es bastante estúpida y le dice explícitamente qué hacer.

También, date cuenta de que intenté escribir este código sin introducir muchas nuevas variables. Otros estilos podrían introducir, por ejemplo, un cable tc (para el recuento de terminales) para detectar la condición cuando i llega a 9 y utiliza eso simplifica la lógica de conteo ascendente. El uso del operador trinary ?: , como mostré en la lógica de conteo descendente, también es muy común en Verilog para reducir el número de líneas necesarias para expresar una lógica como esta.