¿cómo mostrar la onda de cable interna en la salida de verilog?

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¿cómo mostrar la onda de cable interna en la salida de verilog?

#1 de Dave Tweed (1 votos)

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Supongamos que tengo un código escrito como

module ruff(q,qbar,cp,s,r,clear);           
//port declaration from the I/O diagram               
output q,qbar;                             
input s,r,clear,cp;                                
// Instantiate S_R_FF                           
//s_r_ff sr(q,qbar,cp,s,r,clear);                           
wire clkbar,sin,rin;                              
assign clkbar=~cp,                          
       sin=(s&clear&clkbar),                         
       rin=(r&clear&clkbar);                              
assign q=~(rin|qbar),                           
         qbar=~(sin | q);                           
endmodule

¿Cuál es una forma de mostrar la forma de onda clkbar,sin,rin( wire clkbar,sin,rin;) también en la ventana de salida en Xillnx?

verilog system-verilog

pregunta SW.

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Una de las ventanas del simulador muestra una vista jerárquica de su proyecto. Use esa ventana para navegar a la instancia particular del módulo en el que está interesado. Otra ventana muestra las señales que están visibles en ese nivel de la jerarquía. Haga clic con el botón derecho en la (s) señal (es) que desea ver y seleccione "agregar a la onda".

(Creo que este consejo funciona tanto para el simulador de Modelsim como para el simulador de ISE incorporado.)

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