Preguntas con etiqueta 'verilog'

1
respuesta

Cómo pasar una señal de un módulo a otro usando el operador de puntos en verilog

Tengo un módulo de memoria que consiste en una memoria module memory(clk,rst,addr,data,wrt,rd); reg [7:0] mem [254:0]; Estoy usando este módulo de memoria en el módulo de ejecución y quiero usar la memoria sin replicarla nuevamente en el m...
1
respuesta

FPGA a base de theremin, ¿es posible?

Recuerdo que hace un tiempo, vi algunos circuitos Theremins basados en Digital de la Universidad de Glasgow ... enlace ¿sería posible hacer un theremin utilizando un FPGA?     
2
respuestas

Implementando el procesador Core para el módulo de caché en Verilog

He escrito un módulo de simulación para un Caché Mapeado Directo (que consta de datos, etiquetas y rams válidos y un controlador de caché) en Verilog. Ahora quiero implementar un procesador / núcleo del procesador (también en Verilog) que propor...
1
respuesta

Implementación de lógica de contador Verilog Down

Estoy tratando de escribir lógica para almacenar datos de activación. Por ejemplo, estoy usando un contador de 3 bits como generador de direcciones para almacenar muestras de datos. Cuando tengo un evento desencadenante, quiero almacenar las 4 m...
1
respuesta

Bloqueo / No bloqueo con retraso

Ahora estoy confundido por una pieza de Verilog Codee, su tipo de prueba de las funciones de asignación de bloqueo o no de bloqueo que se combinan con el modelo Delay. module cl_tb; reg x,y,z; initial begin x = 2; #4; y <=...
1
respuesta

¿Cómo debería ser este código en verilog?

Estoy diseñando una ALU para agregar en el estado 000, tengo que asignar señales de control para un mux, acarreo y operandos para que funcione. Entonces, escribí una declaración if en el módulo del controlador, y el TA me dijo que no es verilog,...
2
respuestas

manejo de archivos Verilog

Intenté abrir un archivo ff.txt y escribir en él algunos números aleatorios, por ejemplo, siete veces. Usé el sitio web de juegos de niños de EDA para ello. A continuación se muestra el enlace para ese código, así como ese código. enlace...
1
respuesta

¿Cómo se ejecuta el código verilog siguiente cuando encuentra el borde positivo del reloj?

rd=1; case1=2 ; i=2; n1=23; always @(posedge clka) begin counter=counter+1; if (rd==1) begin #5 window[i]<=douta; ~~~~~~~~~~~ Statemen...
2
respuestas

¿Cómo definir el puerto en el banco de pruebas?

module stimulus; wire [3:0] max,med,min; reg [3:0] a,b,c; reg cin; sorting_three three(max,med,min,a,b,c,cin); initial begin a=4'b0010; b=4'b1001; c=4'b1010; cin=1'b0; end endmodule El código anterior que da el res...
1
respuesta

Enviar señal desde una salida conectada a múltiples módulos

Hola, estoy aprendiendo a verilog y estoy tratando de encontrar una respuesta si tengo una salida de tipo reg en un módulo principal conectado a las entradas de múltiples módulos. ¿Cómo en verilog especificaría qué módulo quiero que reciba la se...