Estoy trabajando con un Altera FPGA. En el Pin Planner, hay una opción en el cuadro combinado para que un nodo de entrada de 1 bit se conecte a un "IOBANK_n" (en la fila "Ubicación"). Esperaba que solo "PIN_nn" estuviera disponible.
¿Qué sign...
Mi módulo ha buscado un valor específico en la RAM y luego devuelve su dirección de ubicación.
Cuando escribí un banco de pruebas, ¡veo que el módulo no funcionó correctamente! siempre el valor de salida es "no importa". Aunque he inicializado l...
Necesito crear un módulo que sea responsable de buscar en la memoria general para encontrar un valor específico y devolver la ubicación de la dirección, pero tengo el siguiente error después de hacer Synthesize en Xilinx.
Loop count limit exce...
Lo tengo todo ahora mismo, pero la salida que deseo debería ser 00 00 11 00 00 00 00 00 00 00 00 cuando el reloj es 1 (z1z0). ¿Alguien puede decirme qué está mal con mi código? He revisado mi Kmap varias veces.
LosJKFFquedeboimplementarson:...
En Verilog, estoy intentando almacenar la entrada hasta 4 valores anteriores y luego operar sobre ellos. El código está bien en la simulación pero en FPGA, calcula la salida con la entrada actual en lugar de los anteriores. ¿Cuáles son los regis...
Estoy estudiando por mi cuenta con el libro de prototipos FPGA de Chu. El ejercicio 4.7.1 solicita un generador de onda cuadrada programable:
Un generador de onda cuadrada programable es un circuito que puede generar una onda cuadrada con...
Estoy tratando de simular (prueba funcional) un proyecto que contiene mis propios códigos y algunas instancias de Altera Floating Point IP Core generadas utilizando MegaWizard en ModelSim.
Todos los bloques de IP instanciados, como ALTFP_DIV,...
Estoy tratando de escribir el código verilog que establecerá el valor inicial de la salida de un flip-flop activado por flanco positivo a 0. El comportamiento del circuito del flip-flop es exactamente lo que quiero DESPUÉS del reloj o la entrada...
Estoy trabajando con una tabla Cyclone. Un código básico para asignar cada interruptor a los leds rojos es:
module part2 (SW, LEDR, LEDG);
input [17:0] SW;
output [17:0] LEDR;
assign LEDR = SW;
endmodule
Pero necesito el...
Tengo un bit de fase de reloj que decide en qué borde del reloj debe funcionar el diseño. No puedo usar un bloque siempre dentro de una sentencia if. Es posible utilizar
'ifdef
declaración? ¿Se podrá sintetizar 'ifdef ?
Gracias