Tengo un conjunto de datos de 16 bit wide y de longitud 5 y necesito 1 bit a la vez porque mi input is of 1 bit . Los datos que he usado son los siguientes
0064
007C
0099
00B9
00D2
Estoy intentando aplicar el proceso...
Estoy tratando de establecer una restricción LOC mientras se especifica en el código verilog (a través del atributo verilog). Investigaciones anteriores en Internet dieron razones para pensar que este tipo de construcción debería funcionar:
//...
Tengo un conjunto de datos que consta de 30 valores y cada uno de 16 bits de ancho. Intenté agregar estos valores como una entrada en mi código de Verilog de la siguiente manera:
'timescale 1ns / 1ps
module com (inp,clk,out);
input clk;
input...
En la simulación posterior a la síntesis, el valor del registro "estado" es '0' cuando la señal de reinicio es '1'. Pero, cuando la señal de reinicio llega a cero, el valor del registro "estado" va a una impedancia alta. El registro "estado" se...
Actualmente estoy intentando abrir un archivo qsys existente con Nios 2 para poder editarlo. Sin embargo, el programa siempre se cerrará cada vez que hago Archivo - > abrir o Ctrl + O. Además, cada vez que intentaba guardar un sistema que aca...
Por ejemplo, tengo dos entradas, cuyo valor puede ser St1 o St0. Los cambios de estado son sincrónicos al mismo reloj, digamos 1MHz de frecuencia. Quiero diseñar un módulo Verilog que cuente la cantidad de St1 que ha aparecido en un período de t...
Tengo un diseño que luego de la síntesis en el reloj 500 picosegundos en dc_shell toma aproximadamente 2 minutos ejecutar la lista de redes sintetizada contra el banco de pruebas. El netlist sintetizado funcionó como se esperaba.
Después de e...
Hola, estoy haciendo un archivo de registro 8x32 en verilog, el sim se ve bien, pero cuando compilo en quartus lo hace
Error (10028): No se pueden resolver varios controladores constantes para la red "rf [7] [31]" en el archivo de registro 8x...
¿Cuál es la mejor manera de hacer un multiplexor N: 1 en Verilog (NO SystemVerilog), donde el máximo N es 64? Cada entrada tiene un ancho de 32 bits y hay N tales entradas. Verilog no permite matrices bidimensionales como argumentos de puerto, p...
El problema del cruce del dominio del reloj se puede resolver mediante el uso de FIFO asíncrono con frecuencia de entrada f1 es del dominio de origen y f2 es de la frecuencia de destino.
Silosdatosseenvíanenráfagas,laprofundidadsepuedecalcul...