Tengo 2 relojes en mi diseño. Un reloj externo lento y un reloj oscilador en anillo de alta frecuencia. Para el reloj externo, estoy usando el comando create_clock para especificar el tiempo. El bloque del oscilador en anillo está instanciado de...
Tengo un ADC (ADS1672 hoja de datos ) (20MHz) con interfaz serial y xilinx spartan 3 XC3S400-208 (50MHz)
en su hoja de datos para la recuperación de datos viene esto:
para eso implementé este código:
entradas y salidas:
input w...
He escrito el código para cada componente en un Microcontrolador PIC simplemente en diferentes archivos .v. Para crear una instancia de un módulo presente en un archivo diferente al banco de pruebas, escribí la siguiente línea de código:
Stack...
¿Cuál es una forma elegante en verilog para dividir un bus / matriz para dividir la matriz en dos (una matriz tiene los índices impares del padre y la otra los índices pares)
Ejemplo de lo que quiero:
Matriz original A [5: 0]
Child_odd = {A [...
No tengo acceso a los transceptores de alta velocidad FPGA. Así que deseo modelar el canal de los transceptores de alta velocidad que no está libre de errores para que pueda probar mis códigos si están funcionando bien o no.
¿Hay alguna forma de...
¿Cuál es la mejor manera posible de realizar esquemas vs esquemas para 2 códigos de nivel de compuerta Verilog?
Quiero hacer Svs como lo hacen las personas para LvL en caso de diseño contra diseño.
SvS también está disponible para netlist de...
Intenté construir un flip flop JK a partir de puertas lógicas. Este es mi diseño esquemático:
Sinembargo,miformadeondaparaelcasoJ=1,K=1notienelaQactivada.Ensulugar,QnoacabadecopiarCLKcompletamenteenesasituación.Estaesmiformadeonda:
Estoy intentando entender el problema de los CDC y estudiar algunos ejemplos con el sitio de referencia.
Actualmente, estoy haciendo referencia a enlace
Especialmente, no puedo tener ninguna señal funcionando correctamente.
module Flag_Cr...
Ahora, he estado aprendiendo Verilog pero me he quedado atascado con algunos problemas fáciles.
always@(posedge clock)
if(reset == 1’b1) leds_r <=0;
else leds_r <= leds_r + 1;
Puedo entender if(reset==1'b1)leds_r<=0;
pero el...
Estoy simulando un material de cambio de fase en Verilog-A y necesito calcular la potencia a través del material. El material es una resistencia, por lo que satisface la ley de Ohm. Por lo tanto, P = IV = (I ^ 2) R = (V ^ 2) / R debe satisfacers...