Soy nuevo en Verilog, pero tengo algo de experiencia en codificación en VHDL. Mientras leía el código de otra persona, encontré la siguiente parte:
genvar i;
generate
for (i = 0; i < 8; i = i + 1) begin : gen_for
integer p = (66.0*i)/...
Actualmente tengo la siguiente expresión verilog ...
wire [15:0] address_delta = (rx_address_in * 8 + (rx_eof_in ? rx_len_in : 8)) - (seek_address + OUT_BYTES);
rx_address_in es de 13 bits y OUT_BYTES es un parámetro que es una constante en...
Escribí a algún tipo de prescaler en verilog para hacer la señal sclk_adc desde clk_i.
por ahora mi código se ve como:
always @(posedge clk_i)
begin
//generation of sclk_adc
end
ahora me pregunto ¿hay alguna probabilidad de cargar reg...
Tengo el siguiente fragmento de código donde se utiliza una variable temporal para contar el número de 1s en una matriz:
// count the number 1s in array
logic [5:0] count_v; //temp
always_comb begin
count_v = arr[0];
if (...
Necesito crear un bloque mux que funcione con pines de entrada.
Mi módulo tiene n entradas y n salidas, quiero poder cambiar
entre diferentes salidas.
El problema que tengo actualmente es que tengo que hacerlo con
pasadores de entrada. Así qu...
Lo que tengo es una matriz de 128 bits, he dividido la matriz en 4 registros de 32 bits, {dat3, dat2, dat1, dat0} < = data; dat (i) tiene un tamaño de 32 bits, los datos tienen un tamaño de 128 bits.
Después de un ciclo de reloj x, necesit...
¿Cómo podemos ver el efecto de la ecualización y el énfasis previo en la simulación?
Como la ecualización se utiliza para superar las pérdidas que pueden ser debido a:
Atenuación de la señal
Reflexiones
Sesgo Diferencial Intra-par
Ruido y ruido...
Tengo un diseño que crea una instancia de una memoria y un oscilador en anillo que estoy excluyendo de la síntesis al hacer que sean cajas negras (no especificando explícitamente, pero instanciando un módulo vacío con solo direcciones de puertos...