Verilog asignando un valor fraccional a un entero

Question

Verilog asignando un valor fraccional a un entero

#1 de KingDuken (0 votos)

0

Soy nuevo en Verilog, pero tengo algo de experiencia en codificación en VHDL. Mientras leía el código de otra persona, encontré la siguiente parte:

genvar i;
generate
  for (i = 0; i < 8; i = i + 1) begin : gen_for
    integer p = (66.0*i)/8.0;
    assign data[p + 1] = ...

Mi duda aquí es cuál será el valor de p redondeado a? ¿Se redondeará al entero más cercano o al entero más grande < (66.0*i)/8.0 (operación de piso)?

verilog

pregunta rvkrysh

1 respuesta

Lea otras preguntas en las etiquetas verilog

H El puente solo funciona de una manera 2 transistores en cascada: ¿dónde está Vout un transistor cuando hay una resistencia de colector en corto?

score 0 · Accepted Answer

Siempre que hay un decimal en una variable integer , por lo general reduce el valor. Entonces, si la respuesta es como 8.25 para i = 1, la respuesta solo sería 8. Luego, en i = 2, la respuesta será 16.5 pero con la variable entera la hará 16. Y así sucesivamente.

También puedes ejecutar el código y ver lo que hace :)

Verilog asignando un valor fraccional a un entero

Publicaciones recientes del blog

1 respuesta