Estoy utilizando el software Vivado 2016.2 y el tablero Basys3 para crear un instrumento musical básico. He producido las notas do (SW1), re (SW2), mi (SW3), fa (SW4), entonces (SW5), la (SW6), ti (SW7) y cada una de ellas se escucha cuando se g...
Nuevo en Verilog / HDL y tengo un problema cada vez que intento realizar un condicional if / else entre dos registros de diferente tamaño. La síntesis se completa pero nunca puedo hacer que encaje.
Por ejemplo, tengo un registro de 8 bits con...
Estoy tratando de implementar UART TX utilizando tres estados FSM. El problema es que los datos recibidos no se transmiten en serie, siempre que "rd_en" sea alto. (No hay paridad, solo TX & RX)
module SAT_UART (clk,rst,enable,rd_en,tx,rx_d...
Estoy escribiendo un contador muy simple, y esto es lo que obtengo:
La asignación en varios bordes únicos no se admite para síntesis
¿Cuál es el problema con este código sencillo?
always @(posedge clk_i) begin
if(SPI_cnt == 35) b...
¿Realmente no hay manera de seleccionar bits directamente de un cálculo sin darles un nombre y luego seleccionar los bits del nombre en SystemVerilog?
module testbench;
logic signed [7:0] x = 8'b11100000;
logic signed [7:0] y = 8'b00010100...
Estoy intentando hacer un controlador para el termopar IC MAX31855.
Mi FPGA funciona a 50MHz y este IC funciona a 5MHz, así que estoy usando un divisor de frecuencia para obtener la señal de reloj de 5MHz.
Ahora el IC está enviando a la FPGA...
Isue: No se reciben paquetes ACK después del procedimiento de configuración
Posible motivo: USB PHY se ha configurado mal o es una mala interpretación de la representación de líneas de datos
Pregunta : ¿Qué debo hacer para averiguar el...
He creado una instancia de un módulo de RAM de bloque usando el segmento del Generador de Memoria de Bloque del Xilinx IP Core. Alternativamente, he codificado mi propio módulo de RAM de un solo puerto, como en la página 33 de estas diapositivas...
Estoy diseñando FFT de 8 puntos por radix 2 usando verilog. Estoy usando la unidad mariposa 2 radix con 8 bits de entrada y salida. Espero ser de 8 bits para poder usar esta estructura una y otra vez para más personal. Estoy aplicando DIT. Si co...