Preguntas con etiqueta 'verilog'

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Sincronización de las señales del banco de pruebas Verilog con el reloj RTL

Me han dado una tarea interesante. Mi tarea fue diseñar un contador up_down de 4 bits que tenga dos señales de control, up_down y load. El up_down decide el tiempo en que el contador debe contar hacia arriba o hacia abajo (up_down = 1'b1 up-coun...
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verilog contribución cero

Muchos archivos Verilog AMS contienen la siguiente notación. ¿Cuál es el significado de contribución cero a una sucursal, ya que estas contribuciones se suman y agregar por cero no tiene mucho sentido para mí? if (closed) V(vopen,vcomm)...
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Verilog hexadecimal a pantalla de 7 segmentos con punto decimal

Estoy tratando de escribir un código sintetizable para una pantalla LED de siete segmentos que consta de 7 barras de LED y un único punto decimal redondo. El LED de segmento está configurado como activo bajo (cuando 0: se ilumina y cuando 1: est...
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Cómo especificar la biblioteca para el componente Verilog de bajo nivel en VHDL testbench

He escrito un banco de pruebas VHDL para probar un diseño Verilog. Un módulo Verilog de nivel inferior crea una instancia de algunos FIFO a través de Altera Megawizard. El código FIFO leído está debajo: // synopsys translate_off 'timescale 1 p...
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Verilog: cómo superar el hecho de que no puedo combinar disparadores de borde y nivel, escribir en la memoria

Tengo un módulo ram de 32x32 que construí, el código simple: Código Verilog module RAM32X32( input clk, input rst, input WE, input [4:0] ADDRESS, input [31:0] D_IN, output [31:0] D_OUT ); //////internal/////////...
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sistema verilog matriz 3d, no puedo insertar datos, ¿qué estoy haciendo mal?

Estoy tratando de implementar la convolución 2d (8 bits cada celda en la convolución, por lo que en systemV es 3D) en el sistema verilog, y tengo problemas para insertar datos en la matriz de "resultados", y no entiendo qué hago mal, esto es mi...
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usando la instrucción generar en verilog

Estoy usando anidados para bucles usando el módulo de generación para crear múltiples instancias de submódulos en verilog Esto es para encontrar determinantes 4x4. Generé los submódulos con entradas proporcionadas en consecuencia, pero quiero al...
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Pregunta sobre el código fuente de verificación de paridad UART verilog

¿Por qué parity_value es igual al valor de 1? check_parity verilog código fuente module check_parity(clk, serial_in, received_data, data_is_valid, is_parity_stage, rx_error); // even parity checker input clk, serial_in, data_is_val...
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¿Hay alguna ventaja en mi optimización de circuito secuencial?

Estoy tratando de crear un juego de serpientes en un Xilinx Artix7 FPGA, y una de las cosas que quiero comprobar es si la serpiente ha chocado consigo misma. Necesito realizar esta comprobación entre las actualizaciones del juego para saber en l...
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Restablecer restablecer a cero después de un ciclo de reloj en verilog

Tengo problemas para configurar el Inicio (restablecer) a cero después de estar alto para un borde del reloj. Busqué en línea e intenté diferentes maneras de escribir el reloj, pero lo que me sorprende es que cuando configuro Iniciar como 1, el...