Tengo que hacer un controlador SDRAM muy simple para el MT48LC8M16A2 - 2 Meg x 14 x 4 Banks. Mi pregunta específica es sobre los comandos que se muestran en la imagen.
Porejemplo,paralaoperacióndelectura,¿esnecesariocerrarrealmenteelcomandoR...
Así que estoy trabajando con un proyecto donde tengo enteros de 4 o 5 dígitos (en números decimales).
En el Código de Verilog, estos números obviamente estarán en binario. Sin embargo, necesito mostrar su equivalente decimal en una pantalla....
He escrito algún código para mips pero en mi programa, la instalación de LW no obtuvo la respuesta correcta.
Por ejemplo:
Addi A,B,0;
li v0,3;
sw v0,0(A);
lw v1,0(A);
Entonces, cuando ejecuto mi programa, recupera la dirección de...
Mi investigación actual es sobre seguridad de hardware contra ataques de software, por lo que quería ejecutar algunos ataques de código C de muestra con un simulador. ¿Los simuladores x86-64 (es decir, Marssx86 o QEMU) permiten que el usuario mo...
Implementando un coeficiente de unidad de 4 toques FIR, ¿es este código eficiente en potencia y área?
always@(posedge Clk)
begin
//unit delays using flip flops
xn0<=Xin; //x[n]
xn1<=xn0; //x[n-1]
xn2<=xn1; //x[n-2]
xn3<=x...
Tengo que generar la forma de onda en modelsim, con datos que provienen de un osciloscopio NI (instrumento nacional). Los datos son la amplitud y el tiempo, describe una forma de onda de un sensor en una máquina. El objetivo es servir como entra...
Estoy escribiendo un RTL para IP para aprendizaje personal. En este momento, no implementan ninguna interfaz de bus para comunicarse entre sí. Miré a mi alrededor y pensé en implementar el protocolo de bus Wishbone, ya que no parece complicado....
He estado tratando de hacer algunos efectos de audio simples utilizando DE1 Altera FPGA, usando Verilog HDL.
Lo primero que quise hacer es eliminar el ruido de la entrada promediando las últimas 2 ^ N entradas. Esto solo parece estar agregando r...
¿Comparación de latencia entre la adición de módulos dependientes y módulos independientes?
Por ejemplo, un sumador de 32 bits compuesto por treinta y dos sumadores de 1 bit. Cada cálculo de sumador de 1 bit depende del sumador anterior para...
Tengo un módulo en verilog llamado jtag_sw que espera una entrada de 4 bits. Es un mux. A continuación se muestra una versión más pequeña del código como ejemplo.
Solo 3 señales [0: 3] de JTAG_TDI están asignadas físicamente a l...