verilog asigna diferentes entradas de ancho

Tengo un módulo en verilog llamado jtag_sw que espera una entrada de 4 bits. Es un mux. A continuación se muestra una versión más pequeña del código como ejemplo.

Solo 3 señales [0: 3] de JTAG_TDI están asignadas físicamente a los pines (por mí). Sin embargo, cuando compilo JTAG_TDI [4] se asigna a un pin aleatorio por Quartus, lo que quiero evitar. ¿Cómo podría hacer esto? Creo que está relacionado con la asignación de diferentes anchos, pero realmente no estoy seguro.

module test ( JTAG_TDI, DEB8_TDI);

output [3:0] JTAG_TDI;
input DEB8_TDI;

jtag_sw u7 ( 


        .TDI_in(DEB8_TDI),
        .TDI_out(JTAG_TDI), // 4 bit input 

);