Diga que necesito obtener el cociente y el resto de una operación de división. Por ejemplo.
reg [7:0] a;
reg [7:0] b;
wire [7:0] rem;
wire [7:0] quot;
assign rem = a % b;
assign quot = a / b;
¿Hay una manera más eficiente de hacer esto, y...
Tengo que construir un circuito que almacene un número de 32 bits. El circuito cuenta con una señal de control inc que, cuando está activa, incrementa el valor almacenado en 3 en cada ciclo. Si inc es 0, el circuito simplemente almacena su valor...
Tengo errores de síntesis al usar un módulo VHDL en Verilog. El siguiente mensaje de error dice que el tipo de entrada rd_ptr en el módulo VHDL no coincide con la variable rd_ptr_integer en el código de registro de verificación. El compilador ta...
Le estoy dando una matriz 2d a un módulo VHDL. Esta matriz 2d se valora en un módulo verilog.
El error que está dando ISE es que la matriz 2d se asume una memoria y no se puede acceder.
He buscado en Google el error pero no hubo respuestas para...
Estoy trabajando en una CPU MIPS para un FPGA, este es principalmente un proyecto personal para entender los FPGA.
Tengo una implementación de CPU de tubería de 5 etapas que funciona correctamente cuando se ejecuta en iSim, sin embargo, cuand...
Quiero convertir el valor doble de IEEE calculado en mi código a entero.
Por ejemplo, He calculado: X = 64'hxxxxxxxxxxxxxxxx; Ahora quiero usarlo como índice de una matriz como: some_array [X];
¿Cómo puedo hacerlo? ¿Hay algún IP-Core o alg...
¿Cuál es la diferencia entre >> y >>> en verilog / system verilog? Sé que == prueba solo para 1 y 0, mientras que === prueba para 1, 0, X, Z. Entonces, ¿cómo es eso similar al operador de cambio?
Tengo un dispositivo digital que transmite pulsos rápidos a través de un cable de audio de 3,5 mm, lo que indica que se ha producido algún evento. Quiero conectar ese dispositivo a mi conector de entrada de línea de 3.5 mm en mi tablero Atlys y...
Estoy probando una herramienta para la síntesis de verilog. Necesito probar esa herramienta utilizando un archivo de biblioteca o un directorio, pero no puedo obtener ningún ejemplo de la misma. Soy muy nuevo en verilog. ¿Puede alguien sugerirme...
¿Las instancias utilizadas anteriormente son muy similares a las utilizadas en C ++? Soy nuevo en verilog, pero en la etapa de aprendizaje. Al igual que usamos una instancia de clase en C ++ en varios lugares, es similar a usar ¿Parametrización...