Verilog, cómo obtener el cociente y el resto en la misma operación

Diga que necesito obtener el cociente y el resto de una operación de división. Por ejemplo.

reg [7:0] a; 
reg [7:0] b;
wire [7:0] rem;
wire [7:0] quot;

assign rem = a % b;
assign quot = a / b;

¿Hay una manera más eficiente de hacer esto, ya que creo que estaría sintetizando dos divisores aquí? Además, antes de que alguien diga que la división normalmente no es sintetizable, sé que está en mi tarjeta.