Estaba ejecutando un caso de prueba para iverilog proporcionado en este enlace y tenía publicó una pregunta anteriormente . Cuando probé más iverilog con uart test case, descubrí que en uart_tb.v, estamos usando el archivo uart_port.sv que...
Tengo tres estados en mi máquina mealey, cuando dcsel = 0 luego pasa al estado de escala de grises s1, si dcsel = 1 entonces pasa al estado de corrección de puntos s2, restablece = 1 y permanece en estado inactivo s0. Quiero que en estado de cor...
Estoy diseñando un contador de anillo con entrada de 8 bits. Tuve éxito en el diseño y la verificación a través de un módulo de banco de pruebas. Ahora me piden que realice la corrección automática y la autocomprobación del banco de pruebas. ¿Al...
¿Puede alguien explicarme este código?
module test(clk,a);
input clk;
output a;
reg temp;
initial begin
temp <= 1'b1;
always @(posedge clk)
a <= ~temp;
end
endmodule
Quería escribir un código tal que para cada ciclo...
En el diseño de FPGA cuando compramos propiedad intelectual (IP) de un proveedor, asumo que proporcionan el núcleo de IP en una forma de archivo de flujo de bits.
Mi pregunta es ¿cómo se integra el núcleo IP con los productos de desarrollo SOC d...
Al diseñar un sistema digital, ¿siempre tenemos que particionar las rutas de datos y las unidades de control?
Si no, ¿cuáles podrían ser las situaciones en las que realmente no tenemos que preocuparnos por la partición de estos módulos?
Gr...
No he podido encontrar un libro o información en Internet sobre la forma correcta de describir una ecuación matemática en Verilog.
Con la forma correcta que quiero decir, por ejemplo, ¿cómo analizar la ecuación y expresarla, Behavioral? ¿Secu...
Estoy trabajando en un proyecto que involucra FPGA y comunicación con la CPU (en tiempo real, es decir, la CPU y la FPGA deberían funcionar juntas).
Ya he diseñado y probado el protocolo de comunicación UART en FPGA usando el terminal Hterm (...