Preguntas con etiqueta 'verilog'

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¿Libro basado en ejercicios para aprender Verilog / vhdl?

Estaba planeando aprender un HDL (preferiblemente verilog ya que tengo que tomar un curso en él en los semestres siguientes). Mi plan inicial fue aprender primero la sintaxis y luego implementar todos los sistemas digitales que estudié en mi cur...
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página web / libro de recomendaciones para obtener una tabla asmd sobre el uso de verilog

He buscado en muchos sitios web para conocer cómo se usa asm chart en el código verilog. Sin embargo, no pude encontrar ninguna cita en la web con ejemplos suficientes para aprender asm chart. ¿Alguien puede dar o recomendar cualquier sitio web...
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Siempre basado en el reloj Y una de las entradas cambia

Tengo un módulo m(in1,in2,in3,in4,out1,out2); Necesito implementarlo de tal manera que en cada positive clock edge : Si se cambian in1 or in2 , la salida out1 se asigna como in1+in2 Si se cambian in3 or in4...
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¿Puede llamar código verilog desde un programa c que se ejecuta en un procesador de software en un FPGA?

Tengo un procesador NIOS II suave creado en un FPGA de Altera. Tengo 4 pines JTAG conectados desde el FPGA a un chip FTDI (llamémoslos A1, A2, A3, A4). También tengo los pines JTAG de 2 MCU conectados al FPGA (llamémoslos B1, B2, B3, B4 y C1, C2...
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¿cuándo utilizamos la instrucción de inhabilitación en verilog? ¿Es posible desactivar un bloque fuera de ese bloque?

Quiero deshabilitar un bloque utilizando una condición if fuera de ese bloque. Estoy recibiendo un error: UNEXPECTED DISABLE EXPECTING ASSERT     
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¿Do $ fopen y $ fwrite también funcionan con la implementación de FPGA?

Utilicé $ fopen, $ fclose y $ fwrite en mi código verilog. Funcionó con simulación, pero cuando hice la implementación de FPGA no está funcionando. Mi pregunta es que estos trabajos con implementación de FPGA también o no?     
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Señal de entrada del reloj a las instancias del módulo superior

Tengo un módulo superior, todo lo que hace es obtener entradas y salidas, definir algunos cables y crear instancias de otros módulos. Cada uno de estos módulos tiene una entrada de reloj. Me pregunto si debo definir un reloj en el módulo superio...
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¿Cómo accedemos a las señales individuales que se agrupan en un bus: entrada [4: 0] in1; en verilog

Necesito reventar input [4:0] in1; en subpartes para que pueda mostrar cada bit por separado. No sé cómo puedo hacerlo. las señales deben ser accedidas de esta manera input in1:0 input in1:1 input in1:2 input in1:3 o de una manera s...
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Cómo convertir la salida del sumador BCD de 4 dígitos al hexadecimal

La salida del sumador BCD de 4 dígitos es "Cout" y "S [15: 0]".    {Cout, S} es la salida del sumador BCD. ¿Cómo puedo convertir esto en hexadecimal? He intentado el siguiente método pero no funciona reg [19:0]temp,t; temp={...
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código verilog para operación de longitud de bit

¿Cuál es el código Verilog para la operación de longitud de bit? Ejemplo: Si Y = 45897, necesito BitLength (Y) = 16. El código verilog para BitLength (Y) es? Por favor, ayúdame a escribir esto.