¿Alguien tiene una referencia a una explicación detallada de la implementación de hardware del algoritmo CORDIC para el cálculo de seno / coseno? Estoy buscando una manera de modelarlo en Verilog a nivel estructural. Pude hacerlo a nivel de comp...
Tengo un FPGA Basys2 de Digilent y estoy implementando la interfaz EPP descrita en enlace . Esto permite que un programa llamado Adepto envíe y reciba bytes desde un diseño FPGA a través del cable USB.
Después de seguir esas instrucciones tu...
Supongamos que tengo un código FIFO escrito en vhdl para FIFO. Quiero eliminar un elemento de la FIFO. Aquí, el FIFO actuaría de la misma manera que una lista enlazada donde verifico todos y cada uno de los elementos del FIFO y luego lo comparo...
Comoseveenestaimagen,tengouncircuitoquehacreadoesospulsosdeseadosenlasalida.Hayunaúltimaetapaenmicircuitoyesoes:Traducirlostiemposenquehanpasadomáspulsosa"1", y los tiempos en que se han recibido menos pulsos a "0" (para ejemplos como se ve en...
Estoy trabajando con redes neuronales convolucionales y he escrito un código para hacer la convolución de dos matrices 3x3. Este es mi código: enlace
Ahora quiero hacer la convolución de dos matrices: 400x400 y 3x3. Eso es 160,000 elementos x...
Soy nuevo en verilog.
Estoy intentando implementar un multiplexor 2: 1 en una placa de desarrollo FPGA (DE1-SOC altera) usando interruptores y LED integrados.
Las siguientes son las asignaciones que estoy usando para el multiplexor, estos...
Estoy jugando con salidas para un LCD en mi FPGA. Cuando presiono el botón, quiero que muestre el número 6. En su lugar, muestra 6 constantemente, a menos que presione el botón de reinicio, momento en el que toda la pantalla se queda en blanco,...
Estoy obteniendo salidas de mi hardware como toda alta impedancia (ZZZZZ). Intenté sintetizar el código y obtuve estas advertencias. Creo que podría haber un problema en el banco de pruebas que estoy intentando ejecutar.
source div_restori...
Quiero compilar y simular este sencillo ejemplo de UVM usando la herramienta Modelsim-Altera 10.1d.
module uvm_first_ex;
import uvm_pkg::*;
'include "uvm_macros.svh"
initial begin
'uvm_info("ID","WELCOME TO UVM",UVM_MEDIUM);
end
end...
Estoy usando Selección de parte de vector indexado en un caso de prueba de Verilog y estoy muy confundido con esto.
cuando hemos descrito
input [415:0] PQR_A;
output [63:0] ABC;
entonces es válido
assign PLA=PQR_A[44*8 +: 64]
porq...