Ejecución del ejemplo de UVM en MODELSIM - ALTERA 10.1d

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Quiero compilar y simular este sencillo ejemplo de UVM usando la herramienta Modelsim-Altera 10.1d.

 module uvm_first_ex;
 import uvm_pkg::*;
 'include "uvm_macros.svh"
 initial begin
   'uvm_info("ID","WELCOME TO UVM",UVM_MEDIUM);
 end  
 endmodule:uvm_first_ex

Recibo un error cuando intento compilar el código anterior. Pero he escuchado que UVM es compatible con Modelsim, excepto la aleatorización. Sería útil para mí si alguien me puede sugerir algo al respecto. Por lo tanto, puedo usar el área de juegos EDA pero me preguntaba cómo hacerlo en Modelsim-Altera, mientras que lo mismo se puede hacer en el área de juegos EDA utilizando la herramienta modelsim.

Este es el mensaje de error que recibo:

** Error: G:/Verilog/uvm_ex1.sv(2): Could not find the package (uvm_pkg). 
Design read will continue, but expect a cascade of errors after this failure.
Furthermore if you experience a vopt-7 error immediately before this error then
please check the package names or the library search paths on the command line.  
** Error: G:/Verilog/uvm_ex1.sv(3): Cannot open 'include file "uvm_macros.svh".  
** Error: G:/Verilog/uvm_ex1.sv(5): (vlog-2163) Macro ''uvm_info is undefined.  
** Error: G:/Verilog/uvm_ex1.sv(5): near "(": syntax error, unexpected '('
    
pregunta Abhi

1 respuesta

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Según el mensaje de error, no está incluyendo la fuente de UVM en su compilación. Algunas herramientas tienen UVM incorporado que se puede habilitar con el argumento -uvm en el momento de la compilación (consulte el manual del usuario).

Alternativamente, puedes agregar +incdir+$UVM_HOME/src $UVM_HOME/src/uvm.sv como un argumento de tiempo de compilación, donde $UVM_HOME es la ruta a la fuente de UVM. Este método funciona incluso si su simulador no incluye UVM, pero sí es compatible con SystemVerilog. Puede descargar UVM (fuente y manual) en enlace

    
respondido por el Greg

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