Operador de selección de parte de vector indexado +: uso en verilog

Question

#1 de shuckc (2 votos)
#2 de Charles (0 votos)

-1

Estoy usando Selección de parte de vector indexado en un caso de prueba de Verilog y estoy muy confundido con esto.

cuando hemos descrito

input [415:0] PQR_A;
output [63:0] ABC;

entonces es válido

assign PLA=PQR_A[44*8 +: 64]

porque creo que de esta manera los bits serán de 352 a (352+ 64), es decir, 416, lo cual no es válido

Sé que es bastante tonto preguntar que lo que es [0: 7] significa 0,1,2,3,4,5,6,7, es decir, 8 bits.

verilog

pregunta shailendra

2 respuestas

0

Creo que debería ser así: w[x +: y] == w[(x+y-1) : x ]

Por ejemplo:

a_vect[ 0 +: 8] == a_vect[ 7 : 0]

respondido por el Charles

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score 2 · Accepted Answer

2

La selección de vector indexado w[x +: y] tiene el ancho y . La selección regular equivalente es w[x : (x+y-1)] .

respondido por el shuckc