¿Puede alguien explicar cómo respondería la siguiente pregunta?
¿cuál es el tiempo de un sumador de 12 bits de 5 sumadores de acarreo de rizado de 4 bits?
No nos dieron un diagrama. Creo que significan tiempo en términos de retraso. Cualqu...
Soy consciente de que uno puede hacer fácilmente un contador de división por 2 para un reloj de entrada alimentando la salida invertida en la entrada de un D Flip Flop, sin embargo,
Tengo la tarea de lo siguiente.
Diseñe un flip-flop de...
En Verilog, actualmente tengo Z como salida de A o B en una configuración MUX con una condición de interruptor C para determinar si A o B pasa. Mi pregunta es, generalmente para sentencias condicionales expresaría Z como (por ejemplo)
Z == 4'b...
Supongamos que tengo la siguiente asignación
wire COND;
assign COND = A & B;
Los valores de A y B están cambiando entre verdadero y falso, sin embargo, una vez que ambos golpean 1 al mismo tiempo y COND = 1; Deseo mantener este COND com...
Estoy usando un Mimas V2 con un Spartan 6 CSG324 LX9. Tratando de enseñarme a usar Verilog y he estado usando esto tutorial. No he tenido problemas al ejecutar módulos VHDL y al ejecutar solo este código Verilog code (que aparece hacia la pa...
Estoy tratando de crear una prueba de concepto simple con respecto a la configuración de nuestro banco de pruebas (vinculando las entidades correctas a los componentes / módulos).
La estructura es la siguiente:
top (entidad VHDL)
--sub_...
Miembros respetados,
Quiero usar una técnica de clasificación que ordene N números usando Verilog tomando ciclos de reloj mínimos (menos complejidad de tiempo) como sea posible.
Por lo tanto, quiero obtener ayuda con respecto a la metodo...
Estoy intentando crear una instancia de un transceptor que diseñé para Stratix V. Aquí está la declaración del módulo:
module optic_xcvr_mod(
input wire system_clk,
input wire pll_ref_clk,
input wire rx_serial_data_0,
output wire tx_ready,
out...
¿Cómo puedo verificar el valor de la entrada de matriz en Verilog? Intenté este código pero recibí un error " op_code no es una constante "
module mutlti_proccessor(data_out, flags, data_1, data_2, op_code);
input [7:0]data_1;
input [...
¿Cómo probar las características de sintetización y tiempo de un módulo Verilog aislado que puede tener su propia interfaz mucho más amplia que la cantidad de pines del FPGA elegido?