En Verilog, actualmente tengo Z como salida de A o B en una configuración MUX con una condición de interruptor C para determinar si A o B pasa. Mi pregunta es, generalmente para sentencias condicionales expresaría Z como (por ejemplo)
Z == 4'b0000
Pero es solo porque he declarado previamente el ancho de Z como tal
reg [3:0] Z = 4'b0000;
Pero en el caso de MUX, sin embargo, es una especie de variable entre A y B, donde A podría ser de 4 bits, pero B podría ser de 32 bits.
En este caso, ¿cómo debo hacer para escribir mi declaración condicional?
Puede ser simplemente
Z == 0
¿o hay una forma adecuada de reflejar la misma expresión?
Gracias.