¿Cómo probar las características de sintetización y tiempo de un módulo Verilog aislado que puede tener su propia interfaz mucho más amplia que la cantidad de pines del FPGA elegido?
¿Cómo probar las características de sintetización y tiempo de un módulo Verilog aislado que puede tener su propia interfaz mucho más amplia que la cantidad de pines del FPGA elegido?
Las características de sincronización solo pueden existir después de que su diseño se haya aplicado a un FPGA específico: un Ice40HX tendrá una sincronización diferente a la de un LatticeSC; ni siquiera mencionar que los dos tienen unidades lógicas diferentes y que el mismo verilog se sintetizaría en dos listas de red diferentes.
Sin embargo, debería poder sintetizar su código para FPGA específico sin colocarlo en un flujo de bits real.
Además de eso: la cantidad de pines en el paquete no tiene absolutamente nada que ver con la arquitectura que implementas dentro del FPGA. No sé cómo tienes esa idea.