Supongamos que tengo la siguiente asignación
wire COND;
assign COND = A & B;
Los valores de A y B están cambiando entre verdadero y falso, sin embargo, una vez que ambos golpean 1 al mismo tiempo y COND = 1; Deseo mantener este COND como un valor verdadero (algo así como un disparador) en lugar de volver a 0 cuando A y B cambian.
¿Alguien sabe una buena manera de lograr esto?
¡Gracias!
He experimentado simuladores, sintetizadores, linters, etc. que se resisten cuando ven una declaración assign que se asigna directamente a sí misma. Lo marcan porque, por lo general, indica un cierre no deseado.
La mayoría de las prácticas de diseño se desorganizan mediante el uso de pestillos (sensibles al nivel) porque el retraso de la prórroga puede causar fallas que provoquen conductas indeseables. Hay algunos casos en que es necesario un pestillo. En estas situaciones las recomendaciones más comunes son:
always @* ( always_latch si SystemVerilog) separado de otra lógica combinacional. Tu pestillo debería verse así:
reg COND;
always @* begin
if(A && B) begin
COND <= 1'b1;
end
end
Probablemente querrá una condición adicional para restablecer el pestillo y necesitará diseñar si la configuración o el restablecimiento deberían tener mayor prioridad.
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